VHDL Typ konwersji: od podpisał STD_LOGIC_VECTOR

[omara007]

Hi Guys .. Chcę konwersji pomiędzy 2 typy wektorowe (podpisał kontrakt z STD_LOGIC_VECTOR). Użyłem funkcji "CONV_SIGNED (ARG: SIGNED, wymiary: INTEGER) STD_LOGIC_VECTOR powrotu;", ale to zawsze daje mi zer w zwróciło STD_LOGIC_VECTOR niezależnie od wartości zawartych w podpisanym wektor! .. Więc, jak mogę przekonwertować między tymi 2 rodzaje?

 

[BuBEE]

Proszę spróbować Ta funkcja *** konwertować podpisał std_logic_vector *** = CONV_STD_LOGIC_VECTOR (,) *** konwertować std_logic_vector podpisanym **** = CONV_SIGNED (,)

 

[omara007]

[Quote = BuBEE] Proszę spróbować Ta funkcja *** konwertować podpisał std_logic_vector *** = CONV_STD_LOGIC_VECTOR (,) *** konwertować std_logic_vector podpisanym **** = CONV_SIGNED (,) [/quote] Próbowałem to .. poza taktowany proces .. w normalnym oświadczenie kombinowanych, i dał mi dziwne zachowanie .. pewnych sygnałów wewnątrz wektor jest "X" .. i kilka innych "0" .. nie wiem dlaczego!

 

[Kukaz]

Wypróbuj! LIBRARY ieee; ieee.std_logic_1164.all UŻYTKOWANIA, ieee.std_logic_unsigned.all UŻYTKOWANIA, ieee.numeric_std.all USE, test jednostka jest PORT OUT podpisany (7 downto 0); B: std_logic_vector (7 downto 0)); test END; ARCHITEKTURA struct testem jest test rozpocząć label1: for i in 0 do a'LENGTH-1 generuje (i)

 

[omara007]

[Quote = Kukaz] Spróbuj! LIBRARY ieee; ieee.std_logic_1164.all UŻYTKOWANIA, ieee.std_logic_unsigned.all UŻYTKOWANIA, ieee.numeric_std.all USE, test jednostka jest PORT OUT podpisany (7 downto 0); B: std_logic_vector (7 downto 0)); test END; ARCHITEKTURA struct testem jest test rozpocząć label1: for i in 0 do a'LENGTH-1 generuje (i)

 

[Kukaz]

Nie ma problemu IEEE ) biblioteki; ieee.std_logic_1164.all UŻYTKOWANIA, ieee.std_logic_unsigned.all UŻYTKOWANIA, ieee.numeric_std.all UŻYTKOWANIA, ENTITY test1 jest port W podpisany (7 downto 0); b: std_logic_vector OUT ( 7 downto 0)); END test1, architektura struct Test1 IS rozpocząć label1: for i in 0 do b'LENGTH-1 generowania b (i)

 

[FrankCh]

Czy istnieją jakieś dobre wskazówki do konwersji pomiędzy std_logic_vector i znakiem / bez znaku? Czytam podręcznik Peter J. adhenden, ale nie wydaje się być wyraźny podział między std_logic_vector i IEEE bibliotek matematycznych .. Nie można po prostu przerobić iz powrotem bez uciążliwych funkcji niestandardowych.

 

[aji_vlsi]

[Quote = FrankCh] Czy istnieją jakieś dobre wskazówki do konwersji pomiędzy std_logic_vector i znakiem / bez znaku? Czytam podręcznik Peter J. adhenden, ale nie wydaje się być wyraźny podział między std_logic_vector i IEEE bibliotek matematycznych .. Nie można po prostu przerobić iz powrotem bez uciążliwych funkcji niestandardowych. [/Quote] Przeczytaj FAQ na www.vhdl.org / comp.lang.vhdl Ajeetha, CVC www.noveldv.com