vera Versus Specman

[hawk_chenbo]

Vera nie jest tak popularna jak Specman.Więc to jest mądry, aby dowiedzieć się Specman niż Vera.

 

[Johnson]

Również język e, który jest obsługiwany przez Specman jest standardem IEEE.

 

[rprince006]

W 5 TOP producent półprzewodników, używamy e od kilku lat wydaje się bardzo udane podejścia do e mieszanka oparta weryfikacji tradycyjnych HDL skierowany na badania.Jesteśmy jednak również nad apporaches całkowicie opiera się na e.

E jest potężny, ponieważ jego zdolność do obsługi czasowe wypowiedzi, zakres funkcjonalny, a jego ograniczenie losowego generowania.Wydaje się, można
sprawdza wszystko za pomocą e ile można go zdefiniować w sposób wyraźny w spec.
Lubię e.Nie trzeba wspominać, że jest to trochę trudne do nauki i do opanowania
niż w jakimkolwiek innym języku, o ile mi wiadomo.

e jest potężny system do weryfikacji poziomu, ponieważ można wszelkie próby
Sygnał HDL w Dut.Ale być może jest trochę powolny.Oczywiście, wyniki
jest dużo zależy od jakości środowiska weryfikacji e.

 

[viva]

cześć
Dla h / faceci w (VHDL, Verilog) migracji Specman będzie trudne, ponieważ e jest całkowicie oparty na AOP.dla osób już ROBOCZA w migracji vera będzie dużo łatwiejsze, ponieważ będą one silną pozycję w oop.mogą kapitan aop szybko.

U język eventhough Vera oparciu oop można użyć "Verilog w stylu" kodowania wyłącznie za pomocą zadań i funkcji bez użycia klasy i wszystkich.ale u tak nie będą korzystać z rzeczywistego potencjału vera.

vera posiada niemal wszystkie funkcje Specman ale solver ograniczenie nie jest tak wytrzymałe jak Specman i jego zakresu funkcjonalnego musi być dużo lepsze.ale są one poprawie to szybko.ogólnej można powiedzieć, że Specman ma przewagę, ale vera jest nadrobienie zaległości.Ponadto z Verilog systemu najbliższych bardziej skoncentrują się na końcu vera.

 

[srik_naidu]

cześć,
za pomocą e-języka możemy zrobić weryfikacji funkcjonalnej
Vera przy użyciu możemy zrobić weryfikacji formalnej.
Myślę, że oba muszą się uczyć.
Z poważaniem,
Srik.