Szukam biblioteki UNISIM dla Active-HDL

[R2_artur]

Witam, używam Active-HDL (Aldec) 7.2 Student Edition i mam problem z unisim biblioteki. Nie mogę zaktualizować moduł biblioteki z Aldec strony internetowej, nie wiem dlaczego. Błąd masażu - Nie 07.2.1643 wersji, ale mam 7.02.1644 SE i są pewne problemy, więc naprawdę trzeba pliki z unisim biblioteki. Czy można go przesłać do mnie, a może masz w końcu projekt z uart16550. Thx

 

[rsrinivas]

proste byłoby go pobrać bezpośrednio z Xilinx. lub mnie ur mail id

 

[R2_artur]

kjik2.r2 (at) gmail.com thx

 

[buts101]

wyślij mi też samej biblioteki ... ashish.batajoo @ gmail.com

 

[R2_artur]

@ Rsrinivas thx dużo, wysłałem e-mail do Ciebie z małym zapytać, czy może kilka innych użytkowników ma jeszcze plik *. lib z unisim biblioteki, bo bez tego pliku nagłówka nie mogłem atach biblioteki rynku amerykańskim. Mój e-mail: kjik2.r2 (at) gmail.com thx.

 

[R2_artur]

Witam, mam nowy problem i potrzebne są nowe rozwiązania składnik LUT4 - translate_off syntezy ogólnych (INIT: bit_vector: = X "16"), - port translate_on syntezy (O: obecnie std_logic; I0: w std_logic; I1: w std_logic; I2: w std_logic; I3: w STD_ULOGIC); składnik końca; INIT atrybut: string; INIT atrybut mux1_lut: etykieta jest "E4FF"; begin - 8 do 1 multipleksera równolegle do konwersji danych do seryjnego mux1_lut: LUT4 - translate_off ogólnej syntezy mapie (INIT => X "E4FF") - translate_on mapie syntezy port (I0 => bit_select (0), I1 => data_in (0), I2 => data_in (1), I3 => Tx_run, O => data_01) oraz kompilatora --- # Error: ELAB1_0020: kcuart_tx.vhd: (227, 0): Rodzaje nie pasują do ogólnych "INIT". Co jest nie tak?