Pomoc Wymagane - Xilinx Spartan 3 Kit

A

adilsaleem

Guest
Czy ktoś mógłby dowiedzieć się, co ewentualnie może być nie tak z kodem? I kompilacji i syntezy go w Xilinx 6.1 dla Spartan 3 kit, po syntezie pokazuje wszystkie wejścia / wyjścia w RTL schematu. Ale kiedy próbuję ją na mapie FPGA za pomocą . Ucf pliku nie rozpoznaje wejść i dać błąd
 
Jaki jest komunikat o błędzie? Co jest w pliku UCF? Być może będziemy musieli zobaczyć HDL pliki. Jeśli nie używasz pliku UCF, to kompletna bez komunikatów o błędach? Czy jesteś w stanie zbudować inne projekty pomyślnie, czy też jest to twój pierwszy projekt?
 
To nie jest mój pierwszy projekt, Używam go od dłuższego czasu. Plik. Ucf daje błąd "nie netto (s) found" dla linii, na których mam określonych nakładów. Myślę. Vhd plików nie mogą być przesłane tutaj. Postaram się wysłać je do Ciebie.
 
Spróbuj dowiedzieć się, co się zmieniło od poprzedniego udanych projektów i aktualnego projektu kłopotliwe. Jestem Verilog facetem, więc może mieć problemy za pomocą VHDL. Jednak ktoś inny może prawdopodobnie pomóc. Jeśli VHDL i UCF są bardzo krótkie, możesz wkleić je do wiadomości z "kod" tagów, aby ułatwić do odczytania. Można też spakować kilka małych plików i dołączyć go do wiadomości.
 
Witam adilsaleem, nie miałem problemu syntezy VHDL i swoje pliki UCF. Wszystkie zadania UCF pin działało dobrze. Może twój ISE ustawienia projektu są błędne, a może masz uszkodzony wersja ISE. Używam 8.1.03i ISE. Wybrałem urządzenie docelowe 3s200-4-ft256. Musisz przypisać numer pin do 'clk'.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top