Korzystanie Generowanie sprawozdań w moim RTL?

[bh_letters]

Witam, Czy mogę używać generowania sprawozdań w moim RTL do projektowania FPGA. Jeśli tak, to czy są jakieś zmiany w przepływie FPGA Design? Czy oświadczenie Generuj automatycznie elobrate podczas syntezy? Dzięki

 

[Sparc]

tak, można korzystać z wygenerować sprawozdania RTL projektowania FPGA. Jeśli niektóre urządzenie jest używane przez i na nowo w ur design & ur Cel optymalizacji jest szybkość i ur gotów zrezygnować z obszarem, generują jest bardziej zwarty sposób zapisu RTL. To tylko styl kodowania i nie ma żadnego wpływu przepływu projektu FPGA.

 

[bibo1978]

Zgadzam się, ale to tylko zależy od narzędzia syntezy, więc jeśli masz starą wersję narzędzia syntezy lub wersji słaby I zaleca, aby nie używać generowanie deklaracji, również to zwiększa złożoność nazwy elementu w stylu EDIF Czyli dobry Styl kodowania wymaga, aby nie używać oświadczenie wygenerować ale czasami korzystali z nich i to działało dobrze ze mną

 

[nashafi]

Popieram ten komentarz lat. Ale to zależy, jaki jest projektowanie. Jeśli jej stosowania DSP jak FIR etc, to zajmie dużo czasu, aby napisać kod i wygenerować oszczędza z tego kosztem powierzchni co najmniej.