W
wael_sharkasy
Guest
Witam wszystkich,
Naprawdę muszę komuś pomóc.
Ja jestem w moim ostatnim projektem i część dotyczy realizacji sterownika AX88796 Ethernet chip-z ASIX, że znajduje się na pokładzie Xstend v.3 z XESS ze VHDL przy pomocy FM i ASM.
Kiedy skończę, ja testowałem to poprzez symulację i to z powodzeniem działa, ale przy próbie pobrania wzoru na mój 3cs1000 FPGA, nothing works, a ja nie otrzymałem żadnej odpowiedzi od chip.
Więc jeśli ktoś nie próbował tego wykonania i napotykają podobny problem, proszę mi powiedzieć.
Także jeśli ktoś ma prostych sekwencji badania chip specjalnie dla swoich operacji odczytu i zapisu proszę kierować do mnie.
Także jeśli ktoś może mi powiedzieć dalsze kroki timing diagram w pkt w przypadku 8051 interfejs jak i sprzeczne z tym, co się w arkuszu danych pomiędzy tym, co się uwagę i co jest napisane.
Wreszcie, należy odpowiedzieć na mnie tak szybko, jak można, jak ja jestem za zadanie przedstawić mój projekt do końca tygodnia.
Z góry dziękuję.
Pozdrawiam,
Wael El Sharkasy M.
Naprawdę muszę komuś pomóc.
Ja jestem w moim ostatnim projektem i część dotyczy realizacji sterownika AX88796 Ethernet chip-z ASIX, że znajduje się na pokładzie Xstend v.3 z XESS ze VHDL przy pomocy FM i ASM.
Kiedy skończę, ja testowałem to poprzez symulację i to z powodzeniem działa, ale przy próbie pobrania wzoru na mój 3cs1000 FPGA, nothing works, a ja nie otrzymałem żadnej odpowiedzi od chip.
Więc jeśli ktoś nie próbował tego wykonania i napotykają podobny problem, proszę mi powiedzieć.
Także jeśli ktoś ma prostych sekwencji badania chip specjalnie dla swoich operacji odczytu i zapisu proszę kierować do mnie.
Także jeśli ktoś może mi powiedzieć dalsze kroki timing diagram w pkt w przypadku 8051 interfejs jak i sprzeczne z tym, co się w arkuszu danych pomiędzy tym, co się uwagę i co jest napisane.
Wreszcie, należy odpowiedzieć na mnie tak szybko, jak można, jak ja jestem za zadanie przedstawić mój projekt do końca tygodnia.
Z góry dziękuję.
Pozdrawiam,
Wael El Sharkasy M.