S
satyakumar
Guest
Witam wszystkich,
Im desiged asynchroniczne FIFO w Verilog systemu, a moduł portów określone są za pomocą deklaracji pakietu
np.: moduł afifo (package_def wejściowych: struct_def struct_inist,
Logika wprowadzania port1,
Wyjście logiczne port2);
Próbowałem do syntezy przy użyciu prądu stałego, ale dał syntezę błędu oświadczenia, mówiącego unsuported budowy.
Nie otrzymałem żadnego problemu robiąc symulację, moje wątpliwości są nie DC nie obsługuje tego typu deklaracja portu.
Dziękujemy wszystkim
Im desiged asynchroniczne FIFO w Verilog systemu, a moduł portów określone są za pomocą deklaracji pakietu
np.: moduł afifo (package_def wejściowych: struct_def struct_inist,
Logika wprowadzania port1,
Wyjście logiczne port2);
Próbowałem do syntezy przy użyciu prądu stałego, ale dał syntezę błędu oświadczenia, mówiącego unsuported budowy.
Nie otrzymałem żadnego problemu robiąc symulację, moje wątpliwości są nie DC nie obsługuje tego typu deklaracja portu.
Dziękujemy wszystkim