Czy mogę łączyć VHDL i Verilog w moim projekcie?

[cafukarfoo]

Witam, Powiedzmy, że mam IP bloku napisany w VHDL. Chciałbym korzystać z tego bloku IP i interfejs, przez Verilog. Czy to możliwe? Szybki przykład będzie bardzo pomocne. Dzięki.

 

[gck]

Jego możliwe do zrobienia projektu wymieszać. I belive używasz ModelSim dla celów symulacji. Wystarczy przejść przez doc pomoc zwany "Mixed symulacja" będzie Masz pomysł na temat interfejsu i innych.

 

[tut]

tak to jest możliwe, jeśli symulator obsługuje (większość z nich na ogół nie: |) przykład: powiedzmy u mają IP VHDL:

 test podmiot jest port (a: w std_logic; b: w std_logic; c: out std_logic ), test koniec;

u'll wystąpień tego w Verilog kod:..

 test i_test (. (), b (), c ());

 

[sree205]

czasami top modułu poszczególnych bloków VHDL są pisane Verilog, ponieważ wierzę, że jej prostsze instancję w Verilog niż w VHDL, gdzie instancji komponentu wraz z portem mapa musi być wykonane oddzielnie. Ponadto, nie jestem tego taki pewien hierarchiczny dostęp do wewnętrznych rejestrów (który obsługuje Verilog) będzie możliwe w VHDL. Chciałbym w błędzie na ten jeden. Btw, na przykład pisał powyżej, jeżeli próbuję skompilować za pomocą ModelSim (vlog), wydaje mi się błąd kompilacji, ponieważ biblioteki nie są częścią Verilog. Jak przezwyciężyć tej sytuacji?

 

[FvM]

Btw, na przykład pisał powyżej, jeżeli próbuję skompilować za pomocą ModelSim (vlog), i pojawia się błąd kompilacji, ponieważ biblioteki nie są częścią Verilog. Jak przezwyciężyć tej sytuacji?

Nie widzę, co biblioteki jesteś tutaj brakuje. Jest to nonsens przykład tak, bo instancja modułu podłączony jest do niczego, który jest identyczny z pominięciem go całkowicie.

 

[sree205]

zapomnieć powyższym przykładzie. W VHDL, używamy tych dwóch następujących linii (no, conajmniej dwóch). library IEEE; używać ieee.std_logic_1164.all; Teraz, gdy kod VHDL jest tworzony w pliku Verilog z tych dwóch wierszy, i pojawia się błąd w ModelSim. to jest to co miałem na myśli

 

[FvM]

Biblioteki muszą być ustawiony z symulacji ModelSim, ogólnie. Ale rzeczywiście są część ModelSim, należy poszczególnych katalogów ieee w instalacji ModelSim.

 

[sree205]

tu znajduje się przykład kodu z Verilog i VHDL. library IEEE; używać ieee.std_logic_1164.all; OR_ent podmiot jest port (x: w std_logic; y: w std_logic; F: obecnie std_logic); OR_ent koniec; architektury OR_beh z OR_ent jest rozpocząć F

 

[omara007]

Jeden dobry powód używania Verilog Top-Levels jest to, że można użyć PLI.

 

[boardlanguage]

[Quote = omara007] Jeden dobry powód używania Verilog Top-Levels jest to, że można użyć PLI. [/Quote] Ale nie pewne ograniczenia symulatory PLI / VHPI relacje z projektów różnych językach?

 

[FvM]

To oczywiście nie może pracować w pliku VHDL:

 `include" new.vhd "

Należy skompilować zarówno ze źródeł osobno, nie to jest wymagane. Mając plik VHDL importowane do projektu wystarczy ModelSim znać definicję komponentu.