cyfrowy wybrać calcultion

Tak, jest to znacznie jasne, z tym wyjątkiem, że nie można zresetować = 1 od wewnątrz kodu - reset jest wejście i można go odczytać.Dlatego
m.in. sygnał stałej - to jest do 1, gdy wartość wkładu jest niższa niż wartość wybrać kilka razy i zatrzymuje obwodu.Teraz, jeśli reset = 1 i 0 obwodu znowu (można podłączyć reset i stałego poza chip).

 
THN i potrzebę wdrożenia, że jeżeli moje wejście ref wartości poniżej 2 min następnie mój system zostanie zatrzymane, jak to zrobić,,,?im planing nagrać go na spaten3 dsp trener zestaw, ale im nie geting tht Jak interfejs pokładzie DAC i ADC, jak również w jaki sposób i siplay moje wyjście na monitor LCD zarządu, jeżeli moje symulacje pracy oraz THN i Postaramy się zrobić tht,,,

oraz u powiedział tht mogę jedynie przeczytać, jak zresetować go w wejście, więc jeśli ja dostać niektórzy signat na wyjście więc zresetować więc mogę używać zewnętrznego obiegu, aby zresetować 1,,, może to zrobić b, ryt?

 
Cóż, tutaj jest ostateczny kod obwodzie, symulacji i całego projektu.
Przepraszamy, ale musisz logowania w celu wyświetlenia tego zajęcia

 
może i daj mi trochę wyjaśnienia,,,, tak aby jeden poznajemy szczegółowo,Dodano po 2 minuty:w pliku i wpisany w 3 części,,, u powiedział 3rd części obwodu oparte projektowania,

co shuld mogę używać, i zapytałem o spalanie to na sparten3 dsp tariner zestaw, proszę przeczytać moje ostatnie posty, więc może przyjść i się dowiedzieć,

thx za pomoc

 
Musisz użyć wszystkich trzech części - pierwszej i drugiej części składowych, które muszą być połączone razem w celu utworzenia całego urządzenia - czyli trzecia część (jest to opis strukturalnych).
Nie mam dsp zestawu (i nie wie), więc nie mogę pomóc Ci się z nim.
Najpierw musisz unzip projektu pliku i otworzyć go z ISE (project.ise).Wewnątrz niego należy otworzyć plik pick_top.vhd - jest to opis strukturalne,
tj. całego urządzenia.
Jeśli chcesz zasymulować to należy uruchomić symulację tb_pick_top (tb_pick_top_tbw).Powinien pojawić się obraz I sent you.
Aby nagrać dsp zestawu należy czytać jego wyjaśnienia i zrozumienia, jak z niego korzystać (Jestem pewien, istnieją pewne. Pdf z nim, że pomoże Ci).
PozdrowieniaDodano po 5 minut:przy okazji, nie próby wykonania i nie jest zawsze możliwe syntetyzują i wdrożenie VHDL kodu.W takim przypadku jest to całkiem możliwe jest to konieczne, że niektóre zmiany w kodzie należy zrobić.Dodano po 10 minut:Cóż, syntezy i implemeted to zrobił i po PAR symulacji oraz - wygląda na to, że kod jest OK, ale trzeba dokładnie sprawdzić to samodzielnie, too.

 
i
didnt ur dostał ostatni punkt, i to, co chcesz powiedzieć?

I zobaczysz, że jeśli mogę wypalić je na zestaw i abel do jej pokładzie DAC i ADC,,,

btw thx alot for pomóc, będę starał się doprowadzić do dalszej modyfikacji, jeśli mogę zrobić w tym, muszę szukać dalej Ponadto w sygnału jak obliczyć wartość averag, a także wyświetlić ją na ekranie LCD oraz asi muszą szukać zresetować sygnał zmiany, i że będzie próbował, nvr uwadze,,,

thx again

 
Pierwszy krok polega na wprowadzeniu kodu, drugi - symulację, aby sprawdzić, czy algorytm jest poprawny, trzecia - do jej syntezy (konwersja do RTL podstawowe), czwarty - wdrożenie (miejsce i trasy w wybranym chip - w danym przypadku -- Xilinx FPGA).
Po tym możesz to zrobić (jako opcja), a po symulacji trasy - zawiera statyczne opóźnienia z mikroprocesora w modelu urządzenia i wykorzystuje je w symulacji, tak symulacji powinien być bardziej "realistyczne".
By the way,
musisz uświadomić sobie, czym jest zegar ffrequency na pokładzie DSP (jest to prawdopodobnie 50MHz lub wyższy) i zadecydować, jak długi powinien być devider (ogólne t_per w U1: TMR) i zmień jej wartość otrzymywać pewien okres zbliżony do 2 lub 3 minuty.Powiedz, jeżeli zegar jest 50MHz, niż zegar okres 40ns i jeżeli umieścimy t_per => 2147483647, urządzenie będzie czekać na 2147483647 * 40ns = 85,9 sek.Wartość 2147 ...to maksymalna dla integer w VHDL.Jeśli to nie wystarcza możesz zmienić generycznych do STD_LOGIC_VECTOR (31 downto 0), co daje
ok. 170 sek.Dodano po 5 minut:Jak konwertować HEX-do-7-segment widać Edycja-> Szablony Język-> VHDL-> Podsumowanie konstrukty-> Kodowanie Przykłady-> Różne-> 7-Segment Display Hex konwersji.
Powodzenia!

 
dziękuję,,, i będzie do tego,,,Dodano po 3 minuty:hee to zestaw, który im przy tym,,, to ma zegar 4MHz

http://www.mte-india.com/ProductinfoNew.aspx?ProductId=141&CategoryId=1

 
Z 4MHz (250ns) zegar możesz posiadać 125 ust.w okresie liczba 5E8, więc powinno być OK.Dodano po 1 minuty:Zarząd wygląda całkiem nieźle:)

 
yeh to wygląda dobrze, ale mam do pracy na to, że Jak mogę używać na pokładzie ADC DAC, jak również wyświetlać na wyświetlaczu mojego wyjścia, widziałem manula laboratorium, ale jej nie napisane tak pomylić im w tym

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top