Błąd w kodzie VHDL, proszę to sprawdzić?

[abhineet22]

po uruchomieniu tego kodu błędu jest złe synchroniczny opis .......... może ktoś mi pomóc .... IEEE biblioteki; IEEE.std_logic_1164.all stosowania; IEEE.std_logic_arith.all stosowania; IEEE.std_logic_unsigned.all użytkowania, akumulator podmiot portu (dane: std_logic_vector Inout (7 downto 0); rd_wr: w std_logic; - 0 = odczyt, 1 = zapis zegar: w std_logic; reset: w std_logic); akumulator końca; rtl architektury akumulator jest temp_data_in sygnału: std_logic_vector (7 downto 0); temp_data_out sygnału: std_logic_vector (7 downto 0); składnik byte_register jest port (Reset: w std_logic; Enable: w std_logic, zegar: w std_logic; Datain: w std_logic_vector (7 downto 0); Dataout: std_logic_vector obecnie (7 downto 0)); składnik końca; rozpocząć obiektu: byte_register mapa port (reset, rd_wr, zegar, temp_data_in , temp_data_out) procesu (zegar, reset) begin if clock'event i zegar = "1" i reset = "0" a następnie, jeśli rd_wr = "0", to dane

 

[sesl33]

[Quote = abhineet22] procesu (zegar, reset) begin if clock'event i zegar = "1" i reset = "0" a następnie, jeśli rd_wr = "0", to dane

 

[zcg]

"Jeśli clock'event i zegar =" 1 "i reset =" 0 "a następnie" co to jest? jakiego rodzaju układ można się spodziewać będzie syntetyzowany?

 

[koppolu1981]

Witam abhineet, błąd, ponieważ u nie bił kod strukturalnych i behawioralnych kodu w tej samej architektury. Staraj się podejmują zachowania kodu i pisać tak samo jak inny moduł (podmiot). Następnie należy podłączyć moduł byte_register i ten moduł przy użyciu modelu strukturalnego, że się uda .....

 

[bajahaya]

Może to może być jednym z możliwych rozwiązań read_write: proces (zegar, reset) begin if reset = '1 'następnie temp_data_out '0'); rising_edge elsif (CLK), a następnie, jeśli rd_wr = "0", to dane