Zegar działa, NCVer | problem dziennika, z oneshot

[jelydonut]

jest to problem o im .. mam czasem jazdy i w tym samym czasie symulacji zbocze narastające i wpłaty od 1 do powiedzenia "sygnał". Wtedy staram się stworzyć z niej oneshot .. tak .. always @ (posedge clk) signal_dly

 

[AlexWan]

hi, jelydonut Myślę, że sturcture z DFF: zawsze @ (posedge clk) signal_dly

 

[cnspy]

Czy zawsze @ (posedge clk) signal_dly

 

[AlexWan]

[Quote = cnspy] Czy zawsze @ (posedge clk) signal_dly

 

[cnspy]

Myślę, że nie. przed clk.rising, zmiany wartości sygnału. użytkowania "asssign" signal_dly zmienia jego wartości. Ale zawsze w bloku z CLK, signal_dly nie ulegnie zmianie.

 

[AlexWan]

Witam, cnspy Na początku, ja też nie mogę w to uwierzyć. Potem zapisz blok i symulacji. Więc jeśli masz trochę czasu, możesz zrobić to w symulatorze, i porównać różne narzędzia. Prosimy o podanie wyniku! Powodzenia!

 

[cactus_studio]

Witam, jelydonut, Masz rację, to jest circuit.The oneshot impulsu oneshot jest generateing w narastającym zboczu 'sygnał'. I to symulował i kod źródłowy jest załączony. I to w symulowanych Nc-verilog, więc pewne zmiany mogą być dokonywane w modelsim. cac moduł oneshot; reg signal_dly, sygnał clk; parametru delay = 1; początkowej rozpoczyna # 5; clk = 0; zawsze clk = # 10 ~ clk; celu, wstępne rozpocząć # 7; sygnał = 0; zawsze sygnał = # 20 ~ sygnał ; koniec zawsze @ (posedge clk) signal_dly