Zalety Wady High Freq dla ASICS

[vikramc98406]

Czy ktoś mi Zalety Wady High Freq dla ASIC.

Wiele urządzeń ma niski Oscylator Crystal i PLL on chip, który nie mnożenie częstotliwości.

Dlaczego jest to konieczne?

 

[Gliss]

Musisz te urządzenia do celów synchronizacji zasadniczo.Nie może być tak pochylać zegar całym układem.Bardzo częstotliwość zegara wyższa wydajność, ale także układ jest większe zużycie energii i bardziej skomplikowanej sieci zegara.

 

[vikramc98406]

Rozumiem, jeśli częstotliwość ASIC jest wysoki, zużycie energii będzie wysoka.Pozwól mi Reframe moje pytanie,

Wiele urządzeń używa w PLL chip, dzielić, mnożyć na wejście niskiej częstotliwości uwagę na chipie.

pomnożona, częstotliwości częstotliwości urządzenia

Moje pytanie brzmi: dlaczego cantomat dajemy urządzenia częstotliwości się do chip zamiast pomnożenie przez blok PLL.

 

[korgull]

vikramc98406 napisał:Moje pytanie brzmi: dlaczego cantomat dajemy urządzenia częstotliwości się do chip zamiast pomnożenie przez blok PLL.

 

[shiv_emf]

Czy ktoś mnie dobry punkt PLL wzoru dokumentu?

Jak u pomnożyć częstotliwość zegara?albo jak u uzyskać różne częstotliwości zegara z jednym freq?

 

[korgull]

shiv_emf napisał:

Czy ktoś mnie dobry punkt PLL wzoru dokumentu?Jak u pomnożyć częstotliwość zegara?
albo jak u uzyskać różne częstotliwości zegara z jednym freq?

 

[kvingle]

Routing sygnału zegara o wysokiej częstotliwości na PCB wprowadza różne kwestie dotyczące integralności sygnału jest bardzo trudne. Zużycie energii elektrycznej jest również bardzo wysokiej.
Jest to kolejny zaletą posiadania wewnętrznego mnożenia chip sygnału zegara.