zakończeniu konfiguracji Opóźnienie w DLL

[Tetra]

Czytałem w Xilinx arkusze danych, które można opóźnić konfiguracji FPGA do osiągnięcia wewnętrznego DLL zamek w jaki sposób mogę to zrobić.

 

[zape]

Makra DLL zewnętrznych jako pin "zablokowany".Kod PIN pozostaje w stanie niskim do dll generowane zegary są stabilne (częstotliwość i cyklu pracy).

 

[Tetra]

Wiem, że tak należy to tie pin do zewnętrznego wyjścia pin i kontroli ~ INT pin opóźnienia sygnału DONE?, Lub nie ma wewnętrznego methode?

 

[zape]

Niestety, uważam, że ja nie rozumiem.Jeśli chcesz DONE pin wysoki po DLL zamki, masz pole do tego w opcji generowania pliku programu (I belive jest w sekcji Uruchamianie).