Zachowanie modułów podczas syntezy RTL Compiler

[ryodan_2004]

Mam generator zegara w mojej konstrukcji, złożone z kilku kaskadowo falowników. Jednak podczas syntezy narzędzia usunięty / ignorowane większość falowników dokonania niewłaściwego wdrożenia sprzętu. Każdy skrypt RC zachowania modułu generatora zegara? TIA

 

[jbeniston]

Spróbuj: preserve_module set_attribute prawdziwe [find /-subdesign mod_name]

 

[FvM]

Zgłoszone zachowanie można znaleźć wraz z kompilatorem HDL, bo to jest wymagane, aby zminimalizować logiki. Oscylatory Ring są traktowane jako bezużyteczne opóźnień. Atrybuty syntezy poniżej pracy z Altera Quartus, ale także pomóc w przypadku innych kompilatorów. Jeśli nie, zapoznaj się z instrukcją dla specyficznej składni. Alternatywnie do atrybutów syntezy HDL, a także narzędzie szczególne ograniczenia mogą być użyte.

 / / syntezy atrybut zachować kombinowane sygnałów w VHDL drutu my_wire / * syntezy utrzymać = 1 * / / / Verilog (* zachować = 1 *) drutu my_wire / / Verilog-2001 - atrybut syntezy zachować kombinowane sygnałów w VHDL sygnał my_wire: bit; syn_keep atrybut: boolean; syn_keep atrybut my_wire: Sygnał jest prawdziwe

 

[pete_lu]

/ / Synopsys dc_script_begin / / set_dont_touch {instance_name} / / Synopsys dc_script_end Myślę, że to najprostszy sposób, aby zachować falowników.