G
GiuseppeLaPiana
Guest
Witam, Mam pewne problemy z ograniczenia DDR czasu. Do tej pory mam: create_clock-name virt_clock okresu 6 create_clock I_DQS_90 okresu 6 create_clock I_SYS_CLOCK okresu 6 set_input_delay 0,7-max-zegar [get_clock virt_clock] add_delay set_input_delay 0,7-max-zegar [get_clock virt_clock] clock_fall-add_delay set_clock_latency 1,5 I_DQS_90 I_DQS_90 jest stroboskop przechwycić przesyłane z modułów pamięci DRAM, to zegary wznoszą się i opadają klapki krawędzi klapki virt_clock stanowi krawędź wyrównane zegar z danymi. 0,7 ns opóźnienie jest maksymalna dane opóźnienie może mieć od krawędzi wirtualnego zegara. Problemem jest to, że rosnące danych krawędzi zostanie wprowadzony na opadającym zboczu zegara virt, i zatrzaśnięte w na narastającym zboczu zegara przesunięty o 90 stopni, objętych danych krawędzi zostaje wprowadzona na zboczu narastającym wirtualny zegar i zdobył na opadającym 90 stopni przesunięty zegara. Należy rośnie danych krawędzi rozpoczęła wzrost virt_clock krawędzi i zdobył na zbocze narastające 90 zegara. Odwrotnie opadającym. Ktoś ma pomysł to naprawić?