Xilinx routera ostrzeżenie

[Osbourne]

When I miejsce i moja droga projektowania Xilinx, mam następujący komunikat:

UWAGA: Trasa - CLK netto: clk_buf
może być nadmierne pochylanie, ponieważ 3 piny CLK
nie trasy CLK szablonu.

Co to oznacza i co może zrobić, aby zoptymalizować / obejście tego ostrzeżenia?

 

[r_e_m_y]

Osbourne Hi,

Jesteś zdaje się 3 zegar sygnały wejściowe procesu projektowania i mogą być tylko dwie drogi zegar dostępny (buffer globalnej trasy) ...
Jakie urządzenia czy cel?
Czy naprawdę potrzebujesz 3 wejście zegara?

 

[Osbourne]

Cześć,

Mam tylko jedno wejście zegara w mój projekt.
I cel Virtex II xc2v6000 urządzenia.

 

[nand_gates]

Możesz pisać ur sprawozdań podsumowujących tutaj?

 

[ukapil]

Czy mogę część kodu, w którym masz realizowane logiki zegara.
Czy używane clkin sworznia FPGA?Jeśli nie to może być pochylać.
Czy używane DCM?Jeśli nie to również nie można wypaczyć.
Wreszcie, nie oddaliście CLK przez BUFG?

 

[Osbourne]

Cześć,

Tak, użyłem clkin sworznia FPGA i użyłem DCM.
Myślę DCM automatycznie instancję BUFG.