Xilinx ISE WebPacka 9.1i sp 3, gated ostrzeżenie zegar

[cyboman]

Jestem nowy cyfrowego projektowania i nie wiem narzędzia, które dobrze. Używam nexys 2 i FPGA Xilinx ISE WebPacka 9.1i sp 3 do syntezy i implementacji. mam zakodowane prosty licznik johnson ale po wdrożeniu i otrzymał następujące ostrzeżenie:

Utworzono netgen pliku dziennika "time_sim.nlf". Wykonanie C: \\ Xilinx91i \\ bin \\ nt \\ bitgen.exe-intstyle ise-f "johnson_counter_top.ut" "johnson_counter_top.ncd" "johnson_counter_top" "johnson_counter_top.pcf" PhysDesignRules: 372 - Gated zegara. Clk_out netto Zegar jest wchłaniany przez kombinatorycznej pin. To nie jest dobra praktyka projektowania. Użyj bolcowa do kontroli ładowania danych do flip-flop. Wdrożenie numer wersji1-> rev1: 0 błędów (e), 1 warning (s) Wdrożenie zakończyło się warning (s).

konstrukcja wydaje się działać ale nadal chcieliby wiedzieć, co oznacza ostrzeżenie. może ktoś wyjaśnić, co to znaczy i jak mogę to naprawić ostrzeżenie. wszelką pomoc i spostrzeżenia są mile widziane.

 

[vipinlal]

Możesz pisać kod? - Vipin http://vhdlguru.blogspot.com/

 

[cyboman]

tutaj jest

 moduł johnson_counter_top (przewód wejściowy [03:03] btn, wejście przewodu mclk, drut wejście [4:00] sw, przew [07:00] ld), drut clk_out;. clkdiv # (COUNTER_WIDTH ( 24), INDEX_WIDTH (5)) u0 (reset (btn [3:03]), clk (mclk), indeks (sw), clk_out (clk_out));..... johnson_counter # (N (8)). u1 (clk (clk_out), reset (btn [3:03]), q (Id)...); endmodule moduł clkdiv # (parametr COUNTER_WIDTH = 24, parametr INDEX_WIDTH = 5) (clk_out wyjścia przewodów, wejście przewodu clk, zresetować drutu wejścia drutu input [INDEX_WIDTH-1: 0] index); reg [COUNTER_WIDTH-1: 0] licznik / / binarny licznik zawsze @ (posedge clk lub zresetować posedge) begin if (reset == 1) rozpocząć licznik

 

[dilinx]

Hi cyboman, ostrzeżenie się mówi o problem i rozwiązanie. W FPGA w celu uniknięcia czasu trasowania zegar otrzymuje szczególną ostrożność ... You cant let zegara, aby przejść ścieżki danych. Będzie to ostrzeżenie .... Bramy Dont zegara, jeżeli jest to konieczne, korzystać z zasobów zegar FPGA (BUFGCTRL, BUFGCE itp.)

 

[vipinlal]

Ostatnio widziałem tego typu kod tutaj: http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf Wystarczy przejść przez pdf.They nie wyjaśnił, w jaki kod ma zamiar wrócić do syntetyzowane w tych warunkach i jak uniknąć takich wzorów. - Vipin http://vhdlguru.blogspot.com/

 

[dilinx]

Hi cyboman, Patrząc na ur projektu jest jasne, że "clkdiv" moduł ur projekt będzie realizowany w oparciu LUT i FF .... to znaczy "clk_out" będzie w ścieżce danych .... Aby tego uniknąć wykorzystania DCM lub PLL dla "clkdiv" moduł .....

 

[cyboman]

dilinx i naprawdę doceniam pomoc, ale jest mały problem. Jestem naprawdę nowego do projektowania cyfrowego i FPGA w ogóle. Jestem bardzo nowe do niej, że nawet gdy czytam tutoriale i ich nie rozumieją. Uprzejmie, jeśli można pomóc w realizacji sugestii. Jak korzystać z DCM lub PLL modułu clkdiv? to również pomóc dowiedzieć się co DCM? (Myślę, że wiem, co jest PLL, Phase Locked Loop). wdzięczni za każdą pomoc ps. Wiem, że to może być nieodpowiedni do zadawania pytań jak moje na forach takich jak te, ale jestem, jak mówią, noob. Naprawdę chciałbym, aby dowiedzieć się, niestety jednak nie mam nikogo w pobliżu mnie uczyć lub prosić o pomoc.

 

[dilinx]

PLL lub DCM, u może costomize je w coregen i instancję w górę modułu (w miejsce "clkdiv" moduł )..... Więcej szczegółów o DCM i PLL przejść przez FPGA Xilinx instrukcji obsługi ..... jeśli u mieć wątpliwości, daj mi znać .....