Xilinx ISE 6.3 symulacji problemu Verilog

[Big Boy]

Mam problem symulacji post-Mapa Simulation Model z ISE 6.3.

Mam Verilog kodu źródłowego, które składają się z 2 plików (prosty moduł i hamowni).

Mój moduł plik zawiera moduł z portami zdefiniowane jako

Moduł mux4_to_1 (obecnie, I0, I1, I2, I3, s1, s0);

A od testbench plik, jako instancji mux4_to_1

mux4_to_1 mymux (OUTPUT IN0, IN1, IN2, IN3, S1, S0);

Źródeł są poprawne, a niższy poziom symulacji działa poprawnie.ISE wygenerować odpowiednie pliki modelu (. V, ...) oraz połączenie symulatora (ModelSim).Jednak, kiedy wracam do symulacji Post Mapa, ISE generowanie map po modelu symulacyjnego, a połączenie ModelSim, ale ModelSim skarży portów błędów.

Patrząc na wygenerowanych plików, I wyraźnie widzi ten problem.Porty są odwrócone.

Oto moduł generowane modeli deklaracji:

Post-Translate:
Moduł mux4_to_1 (
obecnie, I0, I1, I2, I3, s0, s1
);

Post-Mapa:
Moduł mux4_to_1 (
s1, s0, i3, i2, i1, i0, obecnie
);

Tutaj widać, że lista portów jest odwrócony.Ponieważ moduł jest instancja przechodzi przez port lista postanowieniem, porty się miss powiązane.

Ktoś ten problem i wiem, co mogę zrobić (poza podaniem portów i nazwisko)?

 

[Big Boy]

Anyone?