W
well
Guest
Kiedyś NC-Verilog5.1 do symulacji IP ALTERA jest (kontroler pamięci DDR2, użyj quartus9.0 do wygenerowania), ale encouter erro: ncvlog: * E, UMGENE (altera_mf.v, 23972 | 5): "endgenerate" ma [12.1.3 (IE EE 2001)]. Uważam to erro z akt altear_mf.v, używanego pliku wygenerować. jak poniżej: generowanie if (głębokość <3) rozpocznie zawsze @ (posedge clk lub negedge reset_n) begin if (reset_n == 0) dreg