Wyższe problem projektowania prędkości

[mpatel]

Witam, do projektowania FPGA przy 125 do 170 MHz. Teraz pytanie brzmi, czy mogę zaktualizować projekt z większą częstotliwością 900 MHz i powiedzieć, jakie kryzys muszę sobie poradzić? Jakie mogą być problemy krytyczne i jak mogę je rozwiązać?

 

[Yun Lin]

PCB do dużych prędkości IO jest krytyczna, a także io układów FPGA jest bardzo ważne.

 

[bulx]

Mówiąc o FPGA siebie, swoje układy złożone (multpltier, duże sumatory, barrrel manetki itd.) nie będą spełniać czasu. Trzeba znaleźć sposób na ich przetwarzanie potokowe. Na th IO, możesz mieć problemy aby sprostać czasy wejścia (ale może być twój OI bez zmian). Nie wiem czy aktualny klocki FPGA może mieć zegar na 900MHz (ponownie zegar może być wewnętrzne) Rażąco, krok wydaje się być naprawdę zbyt duża, aby osiągnąć tylko ponownie uruchomić. -B

 

[snake_eyes]

Zgadzam się z BULX, skacząc z 100 MHz do 900 MHz jest prawie niemożliwe, po prostu ponownie uruchomić biorąc pod uwagę fakt, że krzem jest taki sam lub prawie sam. Icreasing częstotliwości, które mogą wymagać znacznie poziom re-design nawet architektonicznych zmian w projekcie. Osiągnięcie 900MHz na FPGA nie jest bardzo łatwe zadanie .. wymagać to będzie bardzo ostrożny architektury systemu.

 

[funster]

ponieważ połączenie programowalnych FPGA to ma bardzo duże opóźnienie, więc myślę, że nie można używać FPGA do osiągnięcia tak wysokiej prędkości powiedzieć 900MHz. można płacić FloorPlan uwagę na poprawę powyższego problemu (wpisz logiczny blisko siebie może być pomoc). pozdrawiam [quote = mpatel] Witam, do projektowania FPGA przy 125 do 170 MHz. Teraz pytanie brzmi, czy mogę zaktualizować projekt z większą częstotliwością 900 MHz i powiedzieć, jakie kryzys muszę sobie poradzić? Jakie mogą być problemy krytyczne i jak mogę je rozwiązać? [/Quote]