S
spriteice
Guest
Hi All,
Obecnie robię z projektu, który wykorzystuje 5 FPGA Virtex 2 (A, B, C, D, E).FPGA E pobiera dane z komputerem PC za pomocą slotu PCI i dystrybuuje dane, w równym stopniu do 5 FPGA.W każdym FPGA jest 10 jednostek przetwarzania danych przychodzących.
Od 5 FPGA wykonują takie same funkcje logiczne (FPFA E prowadzi jedno zadanie --- komunikuje się z komputerem za pomocą slotu PCI).Oni mają takie same kody VHDL źródła i tym samym ograniczenia czasowe.Jedyną różnicą między nimi jest styków.
Ale, o dziwo, różne wyprowadze tworzyć duże problemy dla mnie.
Ograniczenie okresu zegar był ustawiony na 144Mhz (4 * 36MHz, oscylator pokładzie) na początku.Po ukończeniu P & R, FPGA E spełnić ten wymóg 144Mhz, natomiast wszystkie pozostałe 4 FPGA nie.Jest to dość zaskakujące, ponieważ FPGA E zawiera więcej logiki i zużywa więcej plastrów niż pozostałe 4 FPGA.
Tak więc zmniejszenie okresu zegara do 108Mhz i powtarzanie P & R, B, C, D.Tym razem FPGA B & E minął.Ale & C nadal nie.Musiałem zmniejszyć 2 jednostek przetwórczych A & C do nich działa na 108MHz.
Jestem całkiem nowy w FPGA i nie masz pojęcia, że dlaczego się takie dziwne wyniki.Proszę mi pomóc i wyślij mi kilka rad, aby rozwiązać ten problem.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Thanks a lot.
Obecnie robię z projektu, który wykorzystuje 5 FPGA Virtex 2 (A, B, C, D, E).FPGA E pobiera dane z komputerem PC za pomocą slotu PCI i dystrybuuje dane, w równym stopniu do 5 FPGA.W każdym FPGA jest 10 jednostek przetwarzania danych przychodzących.
Od 5 FPGA wykonują takie same funkcje logiczne (FPFA E prowadzi jedno zadanie --- komunikuje się z komputerem za pomocą slotu PCI).Oni mają takie same kody VHDL źródła i tym samym ograniczenia czasowe.Jedyną różnicą między nimi jest styków.
Ale, o dziwo, różne wyprowadze tworzyć duże problemy dla mnie.
Ograniczenie okresu zegar był ustawiony na 144Mhz (4 * 36MHz, oscylator pokładzie) na początku.Po ukończeniu P & R, FPGA E spełnić ten wymóg 144Mhz, natomiast wszystkie pozostałe 4 FPGA nie.Jest to dość zaskakujące, ponieważ FPGA E zawiera więcej logiki i zużywa więcej plastrów niż pozostałe 4 FPGA.
Tak więc zmniejszenie okresu zegara do 108Mhz i powtarzanie P & R, B, C, D.Tym razem FPGA B & E minął.Ale & C nadal nie.Musiałem zmniejszyć 2 jednostek przetwórczych A & C do nich działa na 108MHz.
Jestem całkiem nowy w FPGA i nie masz pojęcia, że dlaczego się takie dziwne wyniki.Proszę mi pomóc i wyślij mi kilka rad, aby rozwiązać ten problem.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Thanks a lot.