V
voho
Guest
Witam wszystkich konfiguracji to proces ładowania bitstream projektu do pamięci wewnętrznej konfiguracji FPGA. Odczytywanie jest proces czytania danych. Jeśli ktoś może mi pomóc, jeśli zawsze w ten sposób: składnik CAPTURE_VIRTEX jest stosowane w projektowaniu układów FPGA do sterowania, gdy stanów logicznych wszystkich rejestrów są przechwytywane do konfiguracji pamięci. Pin CLK może być drivenby źródła zegara, które zsynchronizować Przechwytywanie do zmieniających się stanów logicznych z rejestrów. Dziękuję w odniesieniu