W jakim języku pisać TestBench?

[davyzhu]

Witam wszystkich, w jakim języku stosują lub będą stosować napisać TestBench? Jeśli chcesz, proszę pamiętać, dlaczego wybrać / wolą tego języka? Dzięki! Z poważaniem, Davy

 

[nand_gates]

Pójdę na e jego potężny HVL, SystemVerilog jest również dobre, ale wciąż nie w pełni obsługiwane przez większość producentów EDA i jeszcze nie stabilna! Potrzebujesz dowiedzieć się, co działa szybciej produkować takie same wyniki. Mam nadzieję, że System Verilog będzie działał szybciej!

 

[sp]

Wiem tylko, Verilog i VHDL ... i dowiedzieć się tht używając Verilog zrobić testbench jest naprawdę proste (używam go na VCS) ... Ja jednak nadal uważam, VHDL jest lepiej w ten projekt sprzętowy (choć Verilog może zrobić to samo) ... Za każdym razem kiedy napisać VHDL, będę hav jednocześnie przepływ kodu w pamięci (nie w przypadku Verilog do mnie) ... chodzi o sp