VHDL Pytanie: oświadczenia przypadku

[Smuggl0r]

Cześć,
I was just wondering coś.Jeśli mam jakiś kod tak:

process (CLK)
zacząć

przypadku sygnał jest

kiedy SignalCase1 =>
Sygnał <= SignalCase2;

kiedy SignalCase2 =>
Sygnał <= SignalCase3;

kiedy SignalCase3 =>
null;

end;

end process;

I co teraz ten kod powinien robić to, na każdej zmianie zegara (CLK), jeśli sygnał jest równy SignalCase1 wtedy, Signal = SignalCase2, a tym samym również do następnej deklaracji.Teraz, powiedzmy kod got to SignalCase1, a następnie ustawić sygnału do SignalCase2, to należy jechać prosto do SignalCase2 oświadczenie, jako warunek jest spełniony?Albo to koniec oświadczenie sprawy i czekać do następnego zmienić zegar?
Any help appreciated.
Dzięki.

Smuggl0r