VHDL na lewo shifter o zmiennej

[rahulzambre]

plz daj mi kod VHDL w lewo shifter o zmiennej jak najszybciej. to pilne

 

[drwho78]

Kod źródłowy dla shifter beczki: www.csee.umbc.edu / help / VHDL / samples / bshift.vhd

 

[cube007]

[Quote = drwho78] Kod źródłowy dla shifter beczki: www.csee.umbc.edu / help / VHDL / samples / bshift.vhd [/quote] Witam drwho78, jesteś pewna, że związek jest prawidłowe? Dla mnie to nie działa. Teraz mam to: http://www.csee.umbc.edu/help/VHDL/samples/bshift.vhdl (ostatni "l" brakuje) cube007

 

[maksya]

 library IEEE; KORZYSTANIA IEEE.std_logic_1164.all; shift_reg podmiot jest GENERIC (number_of_bits: integer;); PORT (reset: w std_logic; init_value: w std_logic_vector (number_of_bits-1 downto 0); - poza tym bloku clk : w std_logic; data_in: w std_logic; data_out: out std_logic); shift_reg END; architektury zachowywać się z shift_reg jest rozpocząć procesu (CLK) zmiennej reg: std_logic_vector (number_of_bits-1 downto 0); zmienna i: integer; begin if reset = " 1 'następnie reg: = init_value; elsif rising_edge (clk), a następnie for i in number_of_bits-1 downto 1 pętla reg (i): = reg (i-1); end loop; reg (0): data_in =; end if; data_out