VHDL moduł uzyskać inny wynik symulacji jako składnik

[ennian]

Mam moduł z jednej architektury i symulacji zachowań, mam czego chcę.

Ale gdy używam przykład tego modułu w nowy moduł, symulacji (o tej samej wartości wejściowych, Ive sprawdzone intern sygnałów), są odmienne (wyjście jest opóźniony cykl).

Czy ktoś może mi pomóc?

 

[benradu]

Twoje bodziec nie są dokładnie takie same.Podczas symulacji samodzielny element twojej bodziec, które są prawdopodobnie równocześnie z zegarem stosowane są trochę przed aktywnych krawędzi zegar (w zależności od konfiguracji testbench'a).
Podczas symulacji element w systemie swoją "bodziec" do części generowane są przez logikę okolicy, i pojawiają się zaraz po aktywnych krawędzi.Więc widzisz zegar opóźnienia w wyniku symulacji.Od czasu do symulacji zachowania nie widać tych opóźnień.
Ostatnio edytowane przez benradu w dniu 15 listopada 2008 23:06, edited 1 raz w sumie

 

[ennian]

Dziękować u za odpowiedź.I masz rację.I rzeczywiście, nawet w symulacji zachowania widzę niewielkie opóźnienie w wejściu do elementu.