VHDL ISE: multi-source błąd na tmpW Signa (99) ????,

[voho]

Cześć wszystkim podziękować w góry

Kiedy i my i syntezy znaleziono kod błędu:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

- zmiany
zmiana podmiotu
port (
C ALOAD: in std_logic;
SI: in std_logic: = '0 ';
D: in std_logic_vector (99 downto
0): = x "0000000000003FFFFFFFFFFFF";

tmpW: out std_logic_vector (99 downto 0);
SO: out bit);
przesunięcie zakończenia;

archi Architektura Shift
signal tmp: std_logic_vector (99 downto 0);
zacząć
(C, ALOAD, D procesu)
zacząć
if (ALOAD = 1), a następnie
tmp <= D;
elsif (zdarzenie C i C = 1), a następnie
tmp <= tmp (98 downto 0) & SI;

end if;
end process;
SO <= tmp (99);
tmpW <= tmp lub D;
Archi końca;
Przepraszamy, ale musisz się zalogować, aby wyświetlić ten załącznik

 

[nand_gates]

Kod wygląda OK!Spróbuj syntetyzowania z SyniplifyPro.Będzie ona działać!
W sposób, który Xilinx ur urządzenie docelowe?

 

[sp]

Kiedyś altera qu (at) RTU n II zestawiane ...również nie prob znaleźć ...

Kod:

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;- zmiany

zmiana podmiotu

port (

C ALOAD: in std_logic;

SI: in std_logic: = '0 ';

D: in std_logic_vector (99 downto 0): = x "0000000000003FFFFFFFFFFFF";tmpW: out std_logic_vector (99 downto 0);

SO: out bit);

przesunięcie zakończenia;archi Architektura Shift

signal tmp: std_logic_vector (99 downto 0);

zacząć

(C, ALOAD, D procesu)

zacząć

if (ALOAD = '1 ') then tmp <= D;

elsif (C'event i C = '1 ') then tmp <= tmp (98 downto 0) & SI;

end if;

end process;SO <= tmp (99);

tmpW <= tmp lub D;Archi końca;