VHDL do seryjnej równolegle na potrzebne

[dimitarlazarevski]

Może ktoś podać mi kod seryjny równolegle na zewnątrz. Musi mieć 6 bit out. Szeregowe w danych mam umieścić go za rękę w kodzie binarnym. Płyta jest Xilinx Spartan 3E; chipset? XC3S100E; TQ144 BASYS (Basic płyty systemowej) Digilent Dziękuję u

 

[jody]

patrzeć w www.opencores.org

 

[FvM]

Podstawowe szeregowego na równoległe konwersji jest tylko kilka linii kodu. Nie mogą być inne wymagania nie zostały jeszcze powiedzieć.

 Sygnał sr: std_logic_vector (5 downto 0); rozpocząć procesu (CLK); begin rising_edge (clk), a następnie rozpocząć sr

 

[shnain]

Cześć, tylko niektóre enhancments:

 Sygnał sr: std_logic_vector (5 downto 0); ... zacząć ... procesu (clk, rst); rozpocząć jeśli rst = '0 ', a następnie sr

 

[kalyansrinivas]

Myślę, że można użyć wbudowanego serdes bloków (soft-bloków) do tego. Możesz wziąć prymitywne definicji z Xilinx charakterystyki.