Verilog testbench'a dla podmiotu VHDL

[yasser_shoukry]

Jak mogę napisać kod stanowisku badawczym za pomocą Verilog dla projektu VHDL? Z góry dzięki

 

[aji_vlsi]

Chodzi o to, to do połowy narzędzia do "bind" DUT (lub moduł / podmiot / np. ) albo VHDL / Verilog / SystemC języków itp. Oczywiście mają konfiguracji konstrukcji itp. Ale to jest dla pojedynczej domeny języku zwykle. Na przykład: wyżej banalny design może być symulowane w VCSMX i MTI w następujący sposób:

 vhdl_lib vhdlan pracy vhdl_dut.vhdl vlog_lib vlogan pracy vlog_tb.v vcs-debug vlog_tb-R-l run.log

I MTI:

 vhdl_lib Vcom pracy vhdl_dut.vhdl vlog_lib vlog pracy vlog_tb.v vsim vlog_tb-l run.log

(NC ncvhdl, ncvlog, ncelab, ncsim polecenia takie same). Daj mi znać, jeśli potrzebujesz więcej SZCZEGÓLNE pomoc. HTH Ajeetha, CVC www.noveldv.com

 

[yasser_shoukry]

Dzięki aji_vlsi dużo, ale co ISE8.1 i ModelSim6.2? Czy muszą również pewne dodatkowe kody, aby ich praca? Z góry dzięki

 

[aji_vlsi]

[Quote = yasser_shoukry] Dzięki aji_vlsi dużo, ale co ISE8.1 i ModelSim6.2? Czy muszą również pewne dodatkowe kody, aby ich praca? Z góry dzięki [/quote] ISE - nie wiem, czy jest to symulator, czytać w doc, jeżeli podtrzymują one mieszane sim języku. Modelsim - Tak, dałem wszystkie polecenia, co jeszcze jest potrzebne? BTW, ModelsimXE darmowa wersja nie obsługuje języka sim mieszane. Ajeetha, CVC www.noveldv.com