Verilog kod 16 bitowy licznik

[amarj]

Potrzebuję kod verilog dla 16 bitowego synchronicznego licznika z synchronicznym przytrzymaj .. pls mi pomóc ..

 

[jagz]

to jest z synchronicznym resetem?

 

[bigdogguru]

Czy sprawdzić stronę internetową firmy Altera: [URL = "http://www.altera.com/support/examples/verilog/ver_check_lpm.html"] Verilog HDL: Sparametryzowane Counter [/URL] Przyłącz się do [url = "www.edaboard.com/group128.html "] Grupa Verilog HDL [/URL] są liczne linki do wolnych i otwartych żył źródłowych.

 

[amarj]

ya ... z synchronicznym resetem i przytrzymaj synchronicznego .. [COLOR = "Silver"] [SIZE = 1] --------- - Post dodany o 09:13 ---------- Poprzedni post był o 08:48 ---------- [/SIZE] [/COLOR] moduł (CLK, przytrzymaj reset, q); wejście CLK, przytrzymaj, reset, wyjście [15:0] q; reg [15:0] q; początkowy q = 15'b0000000000000000, zawsze @ (posedge clk) begin if (reset) q = 15'b0000000000000000; else if (przytrzymaj) q = q; innego q = q +1; endmodule końcowy im się symulacja poprawne, ale trzeba uzyskać wynik na FPGA. Za każdym razem, i stosuje monopulse liczyć jego skoki od 0 do 129 .. wats prob??