Vera i systemverilog

[DeepIC]

Mówi się, że nie jest konieczne badanie Vera, ponieważ systemverilog
is coming out soon.

do you think so?

 

[take_care11]

Hi DeepIC,

Myślę, że nadal jest godnym nauki Vera (lub specman), ponieważ te dwa
języki są powszechnie używane w przemyśle.

Nawet zakładając, że jest akceptowana przez SystemVerilog przemysłu jako "de fato" standard weryfikacji, Vera i specman (ze
względu na dziedzictwo powodów ponieważ istnieją milionów linii kodu napisany w dwóch językach) będą nadal około for a while.

Trzymaj się.

 

[Seeya]

IEEE uczestników forum wsparcia SystemVerilog
Richarda Goering, EE Times
3 czerwca 2003 (6:49 PM)
URL: h ** p: / / www.eedesign.com/story/OEG20030603S0048

ANAHEIM, Calif. Uczestnicy IEEE 1364 na forum grupy roboczej na konferencji Design Automation tutaj wtorek (3 czerwca) poprosił o SystemVerilog 3.1 jako część powstającego standardu IEEE 1364-2005 Verilog wraz z gospodarzem inne akcesoria.Posiedzenie oznaczone IEEE
to pierwsza próba zebrania użytkownika jako zaczyna zbierać następnej generacji Verilog.

IEEE 1364 nazwie użytkownika forum, niezależnie od Accellera standardy organizacji i poszukiwanych danych z wielu źródeł, w terminie do sierpnia 2003.Politycznych, które spowodowały, że niektóre infighting między Accellera i IEEE, podnoszenie pytania dotyczące tego, czy standardy ostatecznie zatwierdzony przez IEEE będą w pełni zgodne z SystemVerilog 3.1.

Jeśli sentyment na DAC użytkownik forum jest każde oznaczenie, 1364-2005 Verilog obejmą SystemVerilog 3.1.Ale słabo uczestniczyło forum nie ma wystarczającej liczby użytkowników, aby osiągnąć jakiekolwiek wnioski, zauważyć moderatora Kurt Baty, komputer architekta w WSFDB Consulting."Mamy dostać pokój z kilku użytkowników w to", powiedział.

Wciąż należy ustalić, czy jest Accellera będzie w stanie spełnić IEEE's sierpnia 2003 termin technologii darowizn."Piłka jest w Accellera dworu oddających SystemVerilog", powiedział konsultant Stu Sutherlanda, który służy zarówno na Accellera SystemVerilog i IEEE 1364 komitetów."Jeśli Accellera nie robić, to grozi IEEE duplikując wiele wysiłku."

Baty zadawane uczestników forum, aby stworzyć "top five" listę życzeń IEEE 1364-2005.Jedna propozycja była, po prostu, SystemVerilog 3.1.Baty Kiedy zapytał, "czy istnieje ktoś, kto tu nie chce SystemVerilog w sumie może być częścią tego standardu?tylko jeden z uczestników 20-nieparzyste podniesione ręce.

The Lone innowierca był Jay Lawrence, starszy architekt funkcjonalnego weryfikacji w Cadence Design Systems, która jest najbardziej sceptyczni EDA sprzedawcy w odniesieniu do SystemVerilog.Cadence poniedziałek ogłosił, że darczyńcy technologii IEEE 1364,
a niektóre z nich w dziedzinie generowania testbench, pokrywających się z SystemVerilog 3.1.

"Lubię wszystkich tych rzeczy [w SystemVerilog 3,1], ale nie na równi," powiedział Lawrence, którzy twierdzili, więcej użytkowników na niektórych części nowo zatwierdzone Accellera normy.

Inni zaczęli pytanie, czy wszystkie SystemVerilog 3.1 będą pływać przez IEEE."To, że jesteśmy ze sobą SystemVerilog nie oznacza we're gumy znakowania to", powiedział konsultant Cliff Cummings."Nie mogę sobie wyobrazić Vera stuff trafi do standardu IEEE", powiedział Baty.W języku Synopsys Vera jest podstawą niektórych testbench konstruuje w SystemVerilog 3.1.

Forum uczestników lubił wiele innych sugestii dotyczących 1364-2005, które wykraczają daleko poza SystemVerilog 3.1.Na przykład, IP technologii szyfrowania ofiarowane przez Cadence, która nie jest w SystemVerilog 3,1 był popularnym wyborem.Więc był pomysł osobno skompilowane moduły, technologia Fintronic USA zobowiązał się do oddania krwi.

Niektóre inne popularne propozycje zawarte funkcjonalnego zasięgu uchwycić mechanizm, standardowy pragma zdolności, wartość opłat dump (VCD) plik akcesoria, spółka-scoped atrybutów rozwiązania "wyłączyć" oświadczenie dwuznaczności i usunięcie ACC dostępu biblioteki język programowania Interface (PLI ).Forum uczestników także silnie wspierane ukończeniu niedokończone funkcje w 1364-2001 normy.

Sugestie, że nie dostał tyle wsparcia włączone globalnych drutu typy konfiguracji poglądów interoperacyjności z innymi projektowania języków, a "Verilog lite" poniżej standardu, a Baty własnych sugestii o zmiennej szerokości zmiennoprzecinkowych zmiennych.

Zauważając, że Verilog 2001 nie jest jeszcze kompletna, Baty zakwestionowała pojęcie Verilog, że 2005 będzie jej oświadczył harmonogramem."Czy to będzie rzeczywiście dostać wykonane w 2005 r.? Nie masz żadnych zaprojektowane ASICS, ty? To prawdopodobnie do 2007 roku," powiedział.

Baty poprosił o głosowanie na ludzi, myśli, gdy normy zostaną rzeczywiście pełne i odpowiedzi wahał się od 2005 do 2008."Let's Stick z 2005
r., ale otwarte i rozpocząć PAR [projekt pozwolenia wniosek] na rok 2008", sugeruje Sutherlanda.

 

[mami_hacky]

ile potrzeba, aby zobaczyć weryfikacji narzędzi i symulatorów, które wspierają systemverilog?

 

[eternal_nan]

Chciałbym powiedzieć, w ciągu 2 lat SystemVerilog
będą wspierane.W każdym przypadku, specman,
Vera i systemverilog są tak łatwo
do nauki (raz wiesz verilog lub
VHDL), że nie ma powodu, aby
concerné uczenia się z nich
dopóki ich potrzebują.

 

[take_care11]

Poza tym, SystemVerilog ma być bardzo podobna do Verilog z bunck nowych oświadczeń dodany do weryfikacji.

Ale słyszałam, że niektóre firmy nie chcą być przyjęta jako norma, ponieważ Synopsys nie oddanie całego języka.Wydaje się to trzymane część języka jako zastrzeżone.Może ktoś może to potwierdzić.

 

[maniasonic]

Cadence wreszcie zapowiada wspieranie SystemVerilog więc sytuacja jest jasne, że SystemVerilog jest znacznie bardziej obiecujące ...

 

[weilijun]

Jeśli systemverilog3.1 ma być w pełni obsługiwany, potrzebuje co najmniej dwóch lat.
Więc być nadal warta nauki.

 

[zyphor]

Zgadzam się, że warto być nauka

 

[adrian_hu]

do weryfikacji, który należy wybrać, aby dowiedzieć się, czy być specman?Obecnie żadna z nich nie są wykorzystywane w naszej firmie.