Ustawienia & Hold

http://www.velocityreviews.com/forums/t22483-setup-vs-clocktooutput-time-vs-hold-time.html

Może pomocny

 
Dude Szanowni Państwo,

Trzymaj się wiele problemów następnie Setup.

Także jeśli violattion powodu do zakładania i przytrzymaj występuje

posiadać musi rozwiązać w pierwszej kolejności.

 
Tht powodu "czas trzymać" jest bardziej cos IMP, w przypadku posiadania chk, czasu odbywa się na obecnej granicy CLK, czyli przechwytywania danych z poprzedniego!

ale Incase konfiguracji wychwytywania odbywa się po jednym CLK cyklu.tak evn jeśli jest viol instalację po Hz krzemu come bk u może zmniejszyć przenoszenia projektu i nadal wrk z nim!

ustalające naruszenie posiadania więcej niż imp ustalania konfiguracji!

WBR
Lakshman

 
Zakładam, że u móc krystalicznie zewnętrznego do układu ....so if ur wrk doesn'nt chip na powiedzieć, 40MHz, a następnie zmniejszyć częstotliwość za pomocą mniejszej wartości kryształów ...20MHz powiedzieć .....

Metoda ta może być użyta, jeżeli u wykorzystania kryształów związane z zewnątrz ..Pozwala to uniknąć "Re-Spin" z układem!

Przypadek 2: Jeśli ur usin "CLK osc" blk IP
W tym przypadku, u ma na celu zastąpienie obowiązującego IP innym, które ma mniejsze freq.
Ta sprawa wymaga "Re-Spin" Ur design & does'nt u kosztów tyle jeśli wer u, aby przejść do pełnego ponownego Spin ur chip!

WBR
Lakshman

 
Czas przygotowania to czas, kiedy możemy umieścić nasze dane w adderess autobusem lub danych bus.this jest wynikiem przejścia (skoki napięcia). więc powinien być większy niż czas zawieszone.

 

Welcome to EDABoard.com

Sponsor

Back
Top