użyciu czas opóźnienia

B

bekirhakan

Guest
Hi everybody ...

Mam guestion.Chcę produkować Czas opóźnienia przy
VHDL.Jeśli sygnał wejściowy wzrasta '1 'z '0', sygnał wyjściowy
musi wzrosnąć "1" od "0" po 5 sekund.Jeśli sygnał wejściowy
należy "0" od "1", sygnał wyjściowy musi mieścić się "0" od "1" po
5 sekund.Jak mogę przedstawić ten czas opóźnienia?czy możesz mi pomóc,
będzie make me happy.

Thanks in advance ...

 
Hi man,

słowa używać "po"

Spójrz na

http://www.gmvhdl.com/delay.htm

Cześć

 
Cześć

Podmiot ten jest prosty falownik z opóźnieniem
ENTITY inw IS
PORT (
I1: IN BIT;
O1: OUT BIT
);
Inw END;
Single_delay ARCHITEKTURA nr inw IS
BEGIN
o1 <= NIE i1 po 5 NS;
Single_delay END;

 
Cześć

Znowu przykład

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />ENTITY and2 jest
GENERIC (trise: opóźnienie: = 10 ns;
tfall: opóźnienie: = 8 ns);
PORT :) w poziomie;
b: w poziomie;
c: OUT poziomie);
KONIEC and2;ARCHITEKTURA zachowań OF and2 IS
BEGIN
jeden: process (a, b)
BEGIN
If (a = '1 'and b = '1') THEN
c <= '1 'trise PO;
Elsif (= '0 'OR b = '0') THEN
c <= '0 'tfall PO;
ELSE
c <= 'po X "(trise tfall) / 2;
END IF;
KONIEC PROCESU jeden;

Behav END;

 
hi all ...

Chcę używać tego programu do syntezy
FPGA.Myślę, że "po" klauzula jest używany tylko
do symulacji.Am I right?I chcę używać
czas opóźnienia 5 sekund lub 10 sekund.

bye ...

 
Prawo "po" klauzula jest używany tylko do symulacji.Widzisz więc, że nie opiera się na języku, jak długo występuje opóźnienie między ouput sygnały i uwagi.Więc trzeba sprawdzić urządzenia wsparcia.Może użyłbym buf lub inne kombinowanych logiki do realizacji 5 ns opóźnienie.Na koniec, nie jest to dobra metoda i dokładne opóźnienie będzie temperatura jest względne.

 
po jest bezużyteczny syntetyzowania.

I've seen Abt artykule opisano, jak zwłoki.

CLK wysokiej częstotliwości zostaną wykorzystane do prowadzenia rejestru przesuwnego,
wejście jest u sygnał chcesz opóźnić,
configurating rejestru w zależności od czasu opóźnienia sygnału.
Wyjście sygnału jest opóźnienie.

ale ta metoda spowoduje błąd, dzięki czemu możemy resample sygnału CLK danych.

 
Oto, co chcesz, dołączony jest syntheziable kod elementu opóźnienie obciążenia sygnału wejściowego i wykonane jest jedno wyjście.zmiany licznika długości stać dufferent opóźnienia
(Delay = okres CounterLengthxClok)
Przepraszamy, ale musisz się zalogować, aby wyświetlić ten załącznik

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top