Trzymaj violation podczas obrysem STA

J

jaydip

Guest
Czy zawsze chwycić violation podczas syntezy przodu?

Pytam, ponieważ gdy istnieje 2 flops związanych z powrotem do tyłu (bez kombi pomiędzy nimi), zegar sieci opóźnienia (Pochylić niepewność, latencji) to na pewno będzie więcej niż wymóg posiadania adherent flop i tak trzymać naruszenia.Czy nie?Pozwala powiedzieć
zegar sieci opóźnienie 0,8 (ps)
przytrzymaj czasie flop 0,1 (ps)
tak trzymaj czasie naruszenie 0,7 (ps) ....

synthesis without getting hold violations.

Daj mi znać, jeśli ktoś uczynił obrysem
syntezy bez uzyskiwania trzymaj naruszenia.

 
kiedy mamy zegary w tym samym punktem wyjścia
tzn. zaczynać się od 0 ns, zarówno początku i na końcu punkty sieci będą miały te same opóźnienia, chyba że masz zegar drzewa dodaje.potem przychodzi do obrazu CLK-q combo_delay> Hold Time FF,
a następnie u nie widzi żadnego naruszenia prawa, jeżeli zakładamy niepewności wynosi zero.

jeśli uważamy niepewności: clock_skew <(CLK-q combo_delay - hold_ff)

 
Zrozumiałam, co pan powiedział, dcreddy ..

ale nie clock_skew być zawsze większy niż (CLK-q combo_delay - hold_ff) na powrót do tyłu związane flops (nie kombi pomiędzy nimi) na front-end syntezę?..To znaczy, my maksymalnie zbliżona do przewidzenia niepewności i stosuje je w trakcie frontonu syntezy, prawda?które (niepewności) będzie zawsze większa niż (CLK-q combo_delay - hold_ff) i tak będziemy zawsze trzymać tego naruszenia (powrót powrót do flop) ścieżki typu front-end, to nie?

Mam nadzieję, że to ma sens ...

 
Pan umieścić wiele wysokiej niepewności?należy uzyskać nieobrabiane szacunkowa wartość ffrom P & R zespół ile można osiągnąć w oparciu o liczbę flip flops i okolicy.

Jeśli masz z powrotem do tyłu flops i niepewności jest stosowana w ramach limitu.nie będzie widać na wszelkie naruszenia back2back flops bez kombi logiki.Przy okazji będziesz mieć zawsze CLK-> q opóźnienie będzie dość wysoki w większości technologii.

Jeśli jeszcze jej nie zgadzają się z powyższymi oświadczeniami,
daj mi swój opóźnienia numery powyższego wzoru
tj. CLK-> q, trzymaj razem z flip flop i ile uncertanity ur oddanie do projektowania ur.

 
C65 technologii
CLK-> q 0.18
zegar niepewności 0,8 (liczba przewożonych osób back-end)
holf czasie brzdęknięcie 0,06

tak trzymaj naruszenie ...Nie jestem pewien pogoda niepewności liczba (0,8), co przechowywane jest realistyczny ..

FYI ..freq jest zegarem 200MHz ...

dcreddy1980 napisał:

Pan umieścić wiele wysokiej niepewności?
należy uzyskać nieobrabiane szacunkowa wartość ffrom P & R zespół ile można osiągnąć w oparciu o liczbę flip flops i okolicy.Jeśli masz z powrotem do tyłu flops i niepewności jest stosowana w ramach limitu.
nie będzie widać na wszelkie naruszenia back2back flops bez kombi logiki.
Przy okazji będziesz mieć zawsze CLK-> q opóźnienie będzie dość wysoki w większości technologii.Jeśli jeszcze jej nie zgadzają się z powyższymi oświadczeniami, daj mi swój opóźnienia numery powyższego wzoru tj. CLK-> q, trzymaj razem z flip flop i ile uncertanity ur oddanie do projektowania ur.
 
nie martw się o naruszenia posiadania podczas obrysem syntezy.Są one zwykle ustalane po CTS gdy zegar Pochylić jest dokładna i niepewności są niższe.Inaczej możesz skończyć buforowania ścieżek które być może nigdy nie jest potrzebne.

 
jeśli niepewności 0,8 ns,
a potem na pewno będzie musiał posiadać violation od Państwa (CLK-q - posiadają czas) jest mniejsza niż zegar niepewności.

I doubht zegara nie może być wątpliwości, że wiele dużych .. chyba że masz ogromny zegar drzewa, co oznacza, masz dużo więcej flip flops wewnątrz konstrukcji.To także zależy na jak elastyczne są podczas wykonywania trasy w stosunku do liczby warstw metalu, linie wysokiego napięcia.powinny być również uwzględnione.

próby podwójnie sprawdzić i zadać im dlaczego cant make zegar niepewności do niższej wartości.Mam nadzieję, że nie mówi zegar opóźnienia jest 0,8?zegar opóźnienia i zegar niepewności są wykorzystywane w różny sposób obliczania trzymać razem.

 

Welcome to EDABoard.com

Sponsor

Back
Top