Szukasz VHDL przeprowadzenia spojrzeć w przyszłość adder 64 bity

[al_extreme]

Czy sombody help me I'm looking for kod przenośne spojrzeć w przyszłość adder 64 bity w VHDL.Thanks for your help

 

[news]

<a href="http://www.komputerswiat.pl/nowosci/sprzet/2011/25/pci-express-konkurencja-dla-usb-30-i-thunderbolt.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/2011/174/1931102/pcie-zaj.jpg" /></a> Magistrala kojarzona głównie z kartami graficznymi i podzespołami dla pecetów, może w przyszłości służyć również do przesyłania danych.<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/161e0ebd/mf.gif' border='0'/><br/><br/><a href="http://da.feedsportal.com/r/106215600889/u/0/f/491281/c/32559/s/161e0ebd/a2.htm"><img src="http://da.feedsportal.com/r/106215600889/u/0/f/491281/c/32559/s/161e0ebd/a2.img" border="0"/></a>

Read more...

 

[Ace-X]

Chyba, że 64-bitowe CLA adder jest złym pomysłem ze względu na bardzo skomplikowane wyrażenia dla generowania i propagacji sygnałów.
I polecam użyć osiem 8-bitowych adders CLA z dodatkowymi grupy propagowanie i generować sygnały jako blok dla 64-bitowych adder.

Oto przykład z @ @ lter witryny:

LIBRARY IEEE;
WYKORZYSTANIE ieee.std_logic_1164.ALL;

JEDNOSTKI c_l_addr IS
PORT
(
x_in: W STD_LOGIC_VECTOR (7 DOWNTO 0);
y_in: W STD_LOGIC_VECTOR (7 DOWNTO 0);
carry_in: IN STD_LOGIC;
Podsumowując: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);
carry_out: OUT STD_LOGIC
);
KONIEC c_l_addr;

ARCHITEKTURA behawioralnej JEST DLA c_l_addr

SIGNAL h_sum: STD_LOGIC_VECTOR (7 DOWNTO 0);
SIGNAL carry_generate: STD_LOGIC_VECTOR (7 DOWNTO 0);
SIGNAL carry_propagate: STD_LOGIC_VECTOR (7 DOWNTO 0);
SIGNAL carry_in_internal: STD_LOGIC_VECTOR (7 DOWNTO 1);

BEGIN
h_sum <= x_in XOR y_in;
carry_generate <= x_in I y_in;
carry_propagate <= x_in LUB y_in;
PROCES (carry_generate, carry_propagate, carry_in_internal)
BEGIN
carry_in_internal (1) <= carry_generate (0) lub (carry_propagate (0) I carry_in);
inst: DO I NA 1 do 6 PĘTLI
carry_in_internal (i 1) <= carry_generate (i) lub (carry_propagate (I) i carry_in_internal (i));
END LOOP;
carry_out <= carry_generate (7) lub (carry_propagate (7) I carry_in_internal (7));
KONIEC PROCESU;

suma (0) <= h_sum (0) XOR carry_in;
suma (7 DOWNTO 1) <= h_sum (7 DOWNTO 1) XOR carry_in_internal (7 DOWNTO 1);
KONIEC behawioralne;Ace-X.