syntezy

[shmoib]

Szanowni Państwo,
gdy jest uruchamiany i syntezy do mojego kodu VHDL i sprawdzić jego RTL schemacie ISE6.2i znalazłem kilka bloków o nazwie 'alias', to znaczy coś złego?

i załączony schemat RTL
Przepraszamy, ale musisz logowania w celu wyświetlenia tego zajęcia

 

[sp]

u powinien dzielić się na schemacie zamiast pliku słowo pliku ...

tak mayb możemy uruchomić kompilację / symulacji w celu sprawdzenia u. ..

zakresie,
sp

 

[shmoib]

Oto kod, ale także zawiera ten sam problem, chociaż jest bardzo prosty
Przepraszamy, ale musisz logowania w celu wyświetlenia tego zajęcia

 

[sp]

faktycznie c cant dowolną nazwę bloku "alias" w ur pod warunkiem doc .... może u? .. zbyt małe .. c cant nazwa bloku ..

Czytałem Kod ... jest prosta .... n to shouldnt hav żadnego błędu ....

Próbuję skompilować przy użyciu qu (at) RTU 2 (przepraszam, ja wiem how-to na Xilinx) znaleziono żadnego błędu ...
i RTL i dostać się ... zobacz, czy att meczu urs ...
Przepraszamy, ale musisz logowania w celu wyświetlenia tego zajęcia

 

[shmoib]

ur thnks o pomoc, ale kiedy go syntetyzować ISE z xilinix i stwierdził, że alias
tak czy owak, muszę sprawdzić u tego kodu dla mnie, jak mam z nim same problemy
Przepraszamy, ale musisz logowania w celu wyświetlenia tego zajęcia

 

[tkbits]

Czy syntezator powodując FSMs?

I na ogół się sygnały alias na schematy RTL, kiedy budować FSMs.Jest to normalne.

 

[shmoib]

Tak, mam ten sam problem z FM, ale mam ten sam problem także z tego prostego kodu, który napisałem tutaj

 

[sp]

sorry,,, i wiem wad jest "alias" oznacza sygnał ....więc nie może pomóc ...może ktoś wyjaśnić ...

hehe,,, szkoda,,,zakresie,
sp

 

[tkbits]

Jak nie mam programu RAR przydatne w momencie, patrzyłem na plik programu Word.Nie ma nic złego z sygnałów ALIAS.Co dostajesz jest normalne.

"Alias" jest alternatywną nazwę.Obwodu RTL jest FSM.

names.

Sygnałów nie odpowiadają sygnał
nazwy VHDL.Nazwa sygnał jest faktycznie nazwę wyliczenie, który został użyty do określenia stanu w kodzie HDL.

Na przykład, jeśli zdefiniujemy kilka państw:

Typ dev_state jest (w stanie spoczynku, biegać, zrobione);

następnie określa VHDL bezczynności, biegać, i jak zrobić stałe - nie sygnałów.

Wywodzi z syntezatora styl pisania, że te stałe są wykorzystywane do prowadzenia FM, a są one w języku rzeczywiste sygnały z przybranym nazwiskiem (pseudonimem), która jest taka sama jak nazwa państwa.