syntezowalnych opóźnienie korzystania VHDL

[ravi33811]

hi może każdy powiedzieć, jak nakaz vhdlcode wprowadzić opóźnienie, które jest syntezowalnych jak

 

[avimit]

Opóźnienia nie są synthesizeable. Jedynym rozwiązaniem jest, aby założyć licznik, który opóźnia sygnał przez nieustanny "liczbę odwiedzin" częstotliwości, przy której roboty licznik, a liczba zależeć będzie opóźnienie Kr, Avi http://www.vlsiip.com [ / url]

 

[master_picengineer]

Witam, syntezowalnych opóźnienie można uzyskać za pomocą DFF. W twoim przypadku trzeba także ounter jak mensionned przez Avi. Cheers, Master_picengineer

 

[gck]

Licznik jest najlepszym pomysłem na wprowadzenie opóźnienia w obwodzie. Ale Hrabia ma być obliczane w zależności od częstotliwości pracy.

 

[vlsi_freak]

Nie ma standardowego syntezowalnych opóźnienie w VHDL. Możesz iść do jakiegoś podziału według liczników. Jeśli znasz częstotliwość zegara znaleźć suatable liczyć na tak, że masz tego opóźnienia.

 

[Thinkie]

Dla małych opóźnień (nie 50ns), możesz także przekazać żądane opóźnienia parametru syntezy w Synopsys. Twój zsyntetyzowana obwód wstawić kilka buforów do utworzenia zapytał opóźnienie i to może być przekazany na SDC na back-end narzędzia.