D
Dhans
Guest
co jest synteza? Dlatego musimy to zrobić? czy syntezy jest na pierwszym lub symulacji?
R
rebel
Guest
syntezy jeśli obecny narzędzi może jakiś sens z ur kod, ie.transform do klapki, bramek logicznych, pamięci itp., czy nie.
N
no_mad
Guest
Hi, Synthesis (w prosty wyjaśnienia) to etap przepływu projekty, w których u tłumaczeniu ur kodu HDL (RTL) do bramy. Aby odpowiedzieć na ur third Q, myślę, że u musi znać i rozumieć ASIC / FPGA przepływu. 
K
kodanda rama reddy
Guest
Synteza jest proces przekształcania wysoki poziom opis (HDL) od projektu do optymalizacji reprezentacji poziomie bramy (Netlist) danej biblioteki standardowej komórki i pewnych ograniczeń projektu.
C
cmos babe
Guest
Ten krok jest po wejściu HDL i wykonywany jest przez narzędzie syntezy. Jeśli używasz Xilinx ISE wolny, narzędzie syntezy nazwie XST jest używany łatwo poprzez navicator projektu graficznego interfejsu użytkownika. Możesz pobrać ISE z www.xilinx.com i przeczytaj XST przewodnik, a następnie napisać VHDL kod i kliknij dwukrotnie procesie syntezy i spojrzeć na pliku dziennika, że masz.