Synteza VS Symulacja

[hayaloo]

Hi all

Niedawno rozpoczął naukę VHDL, jak i potrzebne do mojego projektu, ale i nadal nie undestand w dofference między wzorów do syntezy i symulacji może ktoś proszę mi pomóc w tej sprawie.
Thanks for your time

 

[Tan]

hayaloo napisał:

Hi allNiedawno rozpoczął naukę VHDL, jak i potrzebne do mojego projektu, ale i nadal nie undestand w dofference między wzorów do syntezy i symulacji może ktoś proszę mi pomóc w tej sprawie.

Thanks for your time