Synopsys przepływu informatyka

A

alpeshchokshi

Guest
Hello friends,
chciałbym wiedzieć Synopsys przepływu projektu w szczegółach.
Również co mam zrobić, aby poprawić projekt do dużych prędkości?
może mi ktoś wytłumaczyć?
Thanks in advance

 
Dla Synopsys:
VCS dla VHDL / Verilog weryfikacji funkcjonalnej => DC do syntezy => Primetime dla Timing => ICC do fizycznego wykonania => do symulacji IC HSpice
Myślę, że w celu zwiększenia szybkości lub poprawić ogólny projekt można wykonać kopię komentarz po realizacji fizycznej informowania z wyprzedzeniem o bardziej synethesis i pośrednictwa pracy.

 
hej
jeśli chcesz używać Synopsys designware modułu można zwiększyć prędkość
Jak mogę jej używać?
Chcę używać bloku DW02_prod_sum

 
użyć
compile_ultra

niech DC wybrać najlepsze wykonanie dla Ciebie.
instatiate własnym nie zawsze najlepszym rozwiązaniem.

Jeśli naprawdę chcesz to zrobić na wysokim poziomie projektowania prędkości (małych projektu), będziesz musiał to zrobić na zamówienie (analogowy projektu).Na przykład, RAM jest wysoka prędkość projekt, który zazwyczaj zrobić za pomocą przepływu własnego projektu.

 
cześć
thanks for ur reply.
ale chcę zrobić poprawy poniżej kod prędkości przy użyciu designware ip
ale nie wiem jak instancję.
rzeczywiście chcę zastąpić zaznaczony wiersz poniżej kod z inbuild IP.
która jest sumą terminu produktów i ip equiavlent jest DW02_prod_sum.
tak, proszę dać mi znać, jeśli HV u żadnych wytycznych./ To jest prosty sześciennych funkcji
/ /

Moduł kostki (clk, reset, DIN, dout, waddr, wstrobe, wdata, rdata);
input clk, reset;
wejście [15: 0] din;
wyjście [15: 0] dout;
wejscie [1: 0] waddr;
wstrobe naliczonego;
wejście [15: 0] wdata;
wyjście [15: 0] rdata;

/ /
/ / To jest zestaw rejestrów ...
/ /
reg [15: 0] coef [0:3];
Integer x;

/ / Zatrzask współczynników z autobusu ...
always @ (posedge CLK)
rozpoczyna się: blockc

if (reset == 1) begin
coef [0] = 0;
coef [1] = 0;
coef [2] = 0;
coef [3] = 0;
x = 0;
end else begin
if (wstrobe == 1) coef [waddr] = wdata;
x = DIN;
koniec
koniec

przypisać rdata = coef [waddr];

wire [15:0] cf0, CF1, CF2, CF3;
reg [15:0] T1, T2, T3, T4, T5;
sumę całkowitą, C0, C1, C2, C3;
przypisać cf0 = coef [0];
przypisać CF1 = coef [1];
przypisać CF2 = coef [2];
przypisać CF3 = coef [3];

always @ (posedge CLK)
zacząć

t1 <= x * x * x * CF3;t2 <= x * x * cf2;t3 <= x * CF1;t4 <= cf0;t5 <= 32'h00008000;suma <= T1 T2 T3 T4 T5; koniecprzypisać dout = suma [31:16];
endmodule

 
Spójrz na ten dokument na Synopsys miejscu.To daje wiele przykład dla VHDL i Verilog.Instancji designware bloków jest bardzo skomplikowane.Musisz to zrobić kilka razy, aby dostać wygodny z nim.Co czyni je jeszcze bardziej skomplikowana, że można przekazać parametry do różnych modeli Po instancji nich uczynić je bardziej nadaje się do projektowania.www.synopsys.com/products/designware/ docs / doc / DWF / Prospekty / dwf_using.pdf

 
ya i już przeglądać synopsy dokumentacji,
ale dla mnie jasne, jak instancję ip?
ów jest jedynym punktem chciałbym zapytać?

 
Pokaż przykład:
always @ (posedge count)
rozpoczyna się: Bill / / Procedura nazwa
/ * Synopsys billspecial zasobów;
map_to_module = "dw01_inc"
wdrożenie = "CLA";
OPS = "greasedincr" * /
count = count 1;
koniec

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top