synchronizatory na FPGA (więcej wymagań)

[suquid29]

Taki sam problem z zeszłym tygodniu, ale dokładne wymagania teraz

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Uśmiechać się" border="0" />Chcę imlement ten prosty obwód na VirtexII-Pro:<img src="http://images.elektroda.net/37_1215896759.jpg" border="0" alt="Synchronizers on FPGA (more requirements)" title="Synchronizatory na FPGA (więcej wymagań)"/>Podczas pobierania próbek asynchroniczny sygnał, można wprowadzić metastabilności.W ten prosty
circuit, I próbki zarówno w CLK i CLK opóźnione.Czas opóźnienia jest rzeczywiście t_ko = t_su t_h, stąd jeden FF próbą poprawnie.

Problem polega na realizacji linii zwłoki.
Według VirtexII-karcie Pro t_su t_h ogólne CLB jest ~ 0,14 ns, zależy od stopnia prędkości, więc chcę być w stanie stosować rtęciowa o rozdzielczości 0,01 ns.Czy to możliwe?

Według tego samego doc, t_pd PPT jest ~ 0,23 ns, więc kaskady NIE bramy wont to zrobić ...

Thanks in advanced.

 

[rasj12]

hello ..przeczytaj ten dokument

J. Kalisz, R. Szplet, A. Poniecki, Programowalne tablica na bramie
time-to-cyfrowego o rozdzielczości 200 ps, IEEE Trans.Instrum.Zakres pomiarowy.,
obj.46, no.1, pp.5155, luty 1997.

 

[AdvaRes]

Cześć,
Tu znajdziesz papier:

http://www.edaboard.com/viewtopic.php?t=306831&highlight=field programmable gate array based timetodigital converter 200ps

 

[j_andr]

suquid napisał:

/.../ Chcę mieć możliwość wdrożenia rtęciowa o rozdzielczości 0,01 ns.

Czy to możliwe ?/.../

 

[suquid29]

Dziękuję za odpowiedzi.

Wiem o dwóch synchronizatorów flop.Jak sprawa i fakt, wiem o wielu rodzaju
z synchronizatory.Powodem jest to, że moim celem projektu jest porównanie różnych
metody synchronizacji (wydajność, obszar, opóźnienia).

Więc ...I jeszcze musimy stworzyć linie zwłoki w celu wykonania niektórych synch.

Czy ktoś ma pomysł na opóźnienie w realizacji VirtexII-Pro, z wysokiej jakosci?
Czy mogę używać jakoś DCM jak wiersz opóźnienie?(nie można ustalić to z instrukcji obsługi)

Dzięki.

 

[j_andr]

Czy czytałeś instrukcji obsługi DCM / manual?
o ile pamiętam, to nic nie można zmienić przesunięcie fazowe się zegar
dynamicznie;
az drugiej strony do Waszych potrzeb: "synchronizatory na FPGA" wszystko, czego potrzebujesz
jest clk0 i clk90 ostatecznie clk180 wyjść dcm;Dodano po 18 minut:suquid29 napisał:

Czy mogę używać jakoś DCM jak wiersz opóźnienie?

(nie można ustalić to z instrukcji obsługi)

 

[suquid29]

Wyjaśnienie: muszę mieć możliwość opóźnienia zarówno zegar i dane z dobrej jakosci.

Czy można to zrobić przez DCM?VirtexII-Pro dokumentów można znaleźć na stronie:
http://www.xilinx.com/support/documentation/virtex-ii_pro.htm

 

[suquid29]

Według dokumentów, DCM może opóźnić tylko zegary.

Co masz na myśli doskonałe?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Uśmiechać się" border="0" />