symulacji z harmonogramem

[nguyentl]

Hi friends,

I obecnie sprawdzić cały układ DRAM pomocą Verilog.W układach analogowych, muszę napisać modele do nich w sposób abstrakcyjny poziom.I teraz sprawdzić nie tylko funkcji czasu.Opóźnienia wszystkie składniki są wstępnie zdefiniowane, a nie precyzyjne.Myślę korzystać SDF lub pliki SPEF dla lepszej wydajności, ale nie mam żadnego doświadczenia.Czy możesz mi powiedzieć jak można generować te pliki i jak z nich korzystać w symulacji.Mamy tylko projekt DRAM w tranzystor i układ poziomy.W niektórych części używamy standardowych komórek.I używamy kadencji do projektowania i prowadzenia symulacji.

Dziękujemy za pomoc.

Pozdrowienia,

TLN

 

[sumit_techkgp]

To jest trudne zadanie.Modele RAM są widmo.Jest to bardzo trudne do wygenerowania sdf z tego.Raczej u można spróbować w ten sposób.Podziel się Verilog kod AMS od projektanta AMS.Będzie on o informtion czasu.Symulacja modelu.
Sumit