Symulacja czasie

[bibo1978]

Chcę, aby zmniejszyć czas mojej symulacji, starałem wszystkich technik mojej wiedzy, ale mój czas jest bardzo duża.
Ja pracuję na Modelsim 5.7 pod Windows, ale nawet z PLI odpowiednich modeli i VCD plików, jeśli to możliwe, drobne zmiany w projekcie mogą trwać do symulacji, I dunno jeśli jest to możliwe, że inne narzędzie symulacyjne oferuje wyższą wydajność niż Modelsim lub istnieje lepszą technikę, aby szybciej wyniki symulacji.może być, jeśli kod może zostać przeliczona na wyższą wydajność niż języku VHDL i Verilog, I dunno,
w ogóle chcę wiedzieć, co jest możliwe techniki, aby zapisać czas wykonania

 

[Arik]

1.Spróbuj Cadence's NCverilog.AFAIK to najszybszy symulator.
2.Spróbuj upgarde systemu.

 

[Sparc]

Czy u doing Post Synteza symulacji lub Pre-Synteza jest przy tym dużo czasu.I m guessing po Synteza lub Post-P & R.Narzędzia innych niż ModelSim może być bardziej stabilny, ale ModelSim jest szybciej.U można wypróbować zastępująca ur Pamięć bloków z Arrays (tylko dla celów symulacji), w tym uniknięcia. Sdf po P & R czy może korzystać z niektórych szybsze maszyny.
PS: PostP & R symulacji dla śr.VHDL kodu na serwerze z procesorem klasy 1GB Ram oddał tylko 5ms uruchomić symulację w 1 godz.

 

[echo47]

Czy masz ModelSim SE?Ma Optimizer.Czasami wykorzystanie vopt do przyspieszenia moje Verilog sims.

Zazwyczaj dzielą mój projekt, więc może symulować każdej sekcji oddzielnie w celu uniknięcia długich sim razy.

 

[bibo1978]

mogą być potrzebne do aktualizacji mojej pamięci mam tylko 512 DDR-RAM, może to być główny problem, mój procesor jest ok
I to zarówno post i pre-symulacji oczywiście po trwa znacznie dłużej, ale czas nawet symulacji behawioralnej zajmuje sporo czasu, jak powiedział używać VCD pliki mój czas, ale nadal jest duży, choć czasami może być spadły więcej niż 50% Ja jestem przy użyciu wersji SE
I wantt wiedzieć więcej o optimizer działa również z VHDL

 

[Sparc]

vopt designUnit-o optimizationname
Następnie, za pomocą symulacji vsim optimizationname
Zazwyczaj łączy modułów / procesów, usuwa rejestrów itp. U może findout więcej z Komendy podręcznika z ModelSim dokumentacji.

 

[manu_leo]

Cześć,
lepsze wykorzystanie vcs dumpingu oraz w symulacji działania lepiej zrzucić fsdb plików zamiast vcd użyciu PLI powołanie do
Debussy'ego z nova

 

[Anjali]

jest brama poziomu symulacji?wykorzystanie sprzętu akceleratorów będzie zwiększenie symulacji.

 

[aji_vlsi]

bibo1978 napisał:

Chcę, aby zmniejszyć czas mojej symulacji, starałem wszystkich technik mojej wiedzy, ale mój czas jest bardzo duża.

Ja pracuję na Modelsim 5.7 pod Windows, ale nawet z PLI odpowiednich modeli i VCD plików, jeśli to możliwe, drobne zmiany w projekcie mogą trwać do symulacji, I dunno jeśli jest to możliwe, że inne narzędzie symulacyjne oferuje wyższą wydajność niż Modelsim lub istnieje lepszą technikę, aby szybciej wyniki symulacji.
może być, jeśli kod może zostać przeliczona na wyższą wydajność niż języku VHDL i Verilog, I dunno,

w ogóle chcę wiedzieć, co jest możliwe techniki, aby zapisać czas wykonania