H
hayang
Guest
Cześć, jestem nowym stratix FPGA projektowania, może moje pytanie jest zbyt proste.
jaki jest związek między Ściślejsza / Szybkie i PLL Global / Regionalne zegar?
nasz dotychczasowy projekt wykorzystuje wiele zegarów, a liczba Global zegar nie wystarczą, więc trzeba korzystać Regionalnego zegary, ale pin lokalizacje zostały ustalone przez PCB pokładzie, co się dzieje, kiedy dzieje się następujący warunek: jednego Regionalnego zegar jest dla danego regionu, a wszystkie projektowania logicznych jest ograniczona w tym regionie, ale istnieją pewne pin connnecting tym logika, która jest poza tym regionie, jest ten problem?
Czy każdy doświadczony projektant FPGA mi pomóc?
Thanks a lot
harry
jaki jest związek między Ściślejsza / Szybkie i PLL Global / Regionalne zegar?
nasz dotychczasowy projekt wykorzystuje wiele zegarów, a liczba Global zegar nie wystarczą, więc trzeba korzystać Regionalnego zegary, ale pin lokalizacje zostały ustalone przez PCB pokładzie, co się dzieje, kiedy dzieje się następujący warunek: jednego Regionalnego zegar jest dla danego regionu, a wszystkie projektowania logicznych jest ograniczona w tym regionie, ale istnieją pewne pin connnecting tym logika, która jest poza tym regionie, jest ten problem?
Czy każdy doświadczony projektant FPGA mi pomóc?
Thanks a lot
harry