SRL, ROR, ...

[roger]

podczas korzystania SRL, ROR, ...Operator w VHDL
pokazuje modelsim5.8sb

# ** Error:. / RTL / SPI_Model.vhd (136): Nie możliwe wpisy Infix op: "srl.
# ** Error:. / RTL / SPI_Model.vhd (136): Błąd typu rozwiązania infiksu wypowiedzi.
# ** Error:. / RTL / SPI_Model.vhd (146): VHDL Compiler wyjeździe
# ** Error: C: / Modeltech_5.8b/win32/vcom nie.

jaki pakiet należy dodać,
Dodałem

wykorzystania ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
wykorzystania ieee.std_logic_unsigned.all;
ieee.numeric_std.all wykorzystania;

ale nie

 

[gerade]

nie ma takiej operacji w VHDL, myślę, że

co VHDL ma w ieee.std_logic_arith jest
SHL SHR
który może być użyty do zalogowania lub unsigned numer

w ieee.numeric_bit

istnieją shift_left / shift_right
rotate_left / prawo

pozdrowienia

 

[roger]

Informator o nazwie "HDL projektu Chip" Douglas J. Smith
Strona 69 zawiera przykład SRL SLL operatora, ale zawiera
ieee.numeric_std.all, I wondwr jeśli przykłady rozdziału
jest wykonywalny

 

[roger]

gerade napisał:

nie ma takiej operacji w VHDL, myślę, żeco VHDL ma w ieee.std_logic_arith jest

SHL SHR

który może być użyty do zalogowania lub unsigned numerw ieee.numeric_bitistnieją shift_left / shift_right

rotate_left / prawopozdrowienia

 

[vomit]

Kod:wykorzystania ieee.std_logic_arith.all;

wykorzystania ieee.std_logic_unsigned.all;

wykorzystania ieee.numeric_std.all;

 

[roger]

Dodam tylko
library IEEE;
wykorzystania ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
ieee.numeric_std.all wykorzystania;

i founf `d samych warunkach, dlaczego?

 

[jay_ec_engg]

Zamiast tych wszystkich trudności ...
u mogą korzystać prosta logika jak ...

if u wanna do przesunięcia w lewo ..to znaczy ur sygnału 8 bitów wektorów ..Ur inoput jest jeden bit to ..

outdatareg (7 downto 1) <= indatareg (6 downto 0);
indatareg (0) <= îndată;
jak to u można wdrożyć w lewo lub w rigth opreations zmiany ...

jay

 

[roger]

jay_ec_engg napisał:

Zamiast tych wszystkich trudności ...

u mogą korzystać prosta logika jak ...if u wanna do przesunięcia w lewo ..
to znaczy ur sygnału 8 bitów wektorów ..
Ur inoput jest jeden bit to ..outdatareg (7 downto 1) <= indatareg (6 downto 0);

indatareg (0) <= îndată;

jak to u można wdrożyć w lewo lub w rigth opreations zmiany ...Jay

 

[purewish03]

Czy to problem wersji VHDL?87. lub 93. ..juz zmienić opcję i zobacz.

 

[jay_ec_engg]

Jego problem VHDL'93 ....
ALTERA nie obsługuje wszystkie funkcje IEEE93 normy .....
u cant wykorzystania dobre fuinctions co mówią "będzie działał z 93 wersji" ...nie wiem o Xilinx lub innych narzędzi

jay

 

[radix]

Roger,

I think you're problemem może być to, że nie jesteś mijania SRL funkcji typu danych, które rozpoznaje.Uważam, że obsługuje tylko wektorów bitowych.Jeśli chcesz korzystać std_logic_vector trzeba by zrobić coś takiego:

to_stdlogicvector (to_bitvector (wrptr2) srl i)