specjalne licznik: set

[Danielye]

Czy ten licznik może być realizowany?

Ten licznik ma trzy wejścia, zresetuj (jasny), zestaw (zatrzymać licznik), zegar,
Chcę wszystkie te nakłady można wywoływane przez licznik wzrasta krawędzi.
Jak do wdrożenia tej koncepcji?Czy ktoś uprzejmie dostarcza VHDL kodu?

Thanks a lot!

 

[Black Jack]

Danielye napisał:

Czy ten licznik może być realizowany?Ten licznik ma trzy wejścia, zresetuj (jasny), zestaw (zatrzymać licznik), zegar,

Chcę wszystkie te nakłady można wywoływane przez licznik wzrasta krawędzi.

Jak do wdrożenia tej koncepcji?
Czy ktoś uprzejmie dostarcza VHDL kodu?Thanks a lot!

 

[Black Jack]

8-bitowe rosnące na krawędzi licznik z zsynchronizowanie.reset, preset
Kod:Biblioteka IEEE;

wykorzystania IEEE.std_logic_1164.all;

wykorzystania IEEE.std_logic_unsigned.all;

wykorzystania IEEE.std_logic_arith.all;Jednostka jest licznik

portu

(

CLK ustaw, rst: in std_logic;

count: out std_logic_vector (7 downto 0)

);

koniec licznika;Architektura zachowują ważności jest

sygnał cnt: std_logic_vector (7 downto 0);

zacząć

Proces (CLK, cnt, RST, zestaw)

zacząćif (clk'event i CLK ='1 '), a następnie

if (rst ='0 '), a następnie

cnt <= (others =>'0 ');

elsif (zestaw ='0 '), a następnie

cnt <= (others =>'1 ');

w przeciwnym razie

cnt <= cnt 1;

end if;

end if;

koniec procesu;

count <= cnt;

koniec zachowywać;

 

[Git]

Można używać jednego JK Flip Flop to zrobić.Wystarczy przeciągnąć jeden w schematyczność i zobaczyć co on generuje kod na pomysł, jak je wdrożyć w VHDL.
Kod:Behavioral architektury z fjkc jest

zacząć

Proces (C, CLR)

zacząć

if (CLR = 1) a następnie

Q <= 0;

elsif (C i C = wydarzenie 1) a następnie

if (J = 0) a następnie

if (K = 1) a następnie

Q <= 0;

end if;

w przeciwnym razie

if (K = 0) a następnie

P <= 1;

w przeciwnym razie

P <= nie Q;

end if;

end if;

end if;

koniec procesu;

end Behavioral