G
guybrush
Guest
Jestem projektowania ACTEL A54SX FPGA do sterowania i monitorowania pokładzie władzy, wprowadzając dwa interfejsy szeregowe bardzo powoli (19200 bit / s, z parzystości) i niektóre cyfrowe I / O.Na pokładzie i 8MHz zegara, więc trzeba było dzielić go do 8x19200, będzie najwyższej częstotliwości seryjny odbiornika.
To są moje różne rozwiązania:
1) korzystać z zegara 8MHz jak HCLK wszystkich wzorów jest synchroniczna i produkcji CE dla 19200 i 8x19200 przy użyciu odpowiednich liczników.
2) Dzielę zegar 8MHz systemu aż do 8x19200, wyjścia tego licznika będzie Zegar w FPGA kierowane z CLKA lub CLKB.
3) korzystać z wejścia CLKA dla 8MHz zegarem systemowym, podzielę dół częstotliwości 8x19200, który jest kierowany z FPGA, a następnie z powrotem przez HCLK.Następnie synchronuos projektu.
Jakie jest najlepsze rozwiązanie w opinii?
To są moje różne rozwiązania:
1) korzystać z zegara 8MHz jak HCLK wszystkich wzorów jest synchroniczna i produkcji CE dla 19200 i 8x19200 przy użyciu odpowiednich liczników.
2) Dzielę zegar 8MHz systemu aż do 8x19200, wyjścia tego licznika będzie Zegar w FPGA kierowane z CLKA lub CLKB.
3) korzystać z wejścia CLKA dla 8MHz zegarem systemowym, podzielę dół częstotliwości 8x19200, który jest kierowany z FPGA, a następnie z powrotem przez HCLK.Następnie synchronuos projektu.
Jakie jest najlepsze rozwiązanie w opinii?