J
jdhar
Guest
Próbuję trasy 2 Micron 256 Mbit (16-bit danych) układy scalone do FPGA. Jest to Quad urządzenia flatpack, więc mam 2 banki poświęcony na SDRAM (nie ma wspólne sygnały keep it simple). W górnej części układu FPGA jest moduł 1 i dolnej części modułu 2. Mam 3 pytania (jest to dla 4-warstwowej, nie kontrolowane impedancja): 1) Czy mogę umieścić SDRAM IC z jego długiej osi równoległej do pinów FPGA, czy mam "Stand Up" IC z jego długiej osi prostopadle do pinów FPGA. Pierwsza metoda, mogę osiągnąć krótszej ślad na stronie SDRAM bliżej FPGA, ale nie mogę wyrównać netto długości boku dalej od FPGA. Jeśli wstaję IC, mogę "prawdopodobnie" do osiągnięcia równej długości netto, ale średnia długość będzie dłuższy. Która metoda jest waszym zdaniem lepszy? 2) Jak to SDRAMs taktowany? Tylko przez jeden pin na FPGA? Mam 2 PLL na FPGA, więc chcę wiedzieć, czy należy użyć specjalnego pin na zegar na SDRAM. Może to poważnie ograniczyć moje położenie SDRAM układy scalone. 3) W przypadku płaszczyzny zasilania, w całej części pod FPGA jest napięcie rdzenia, czy tylko "pierścień" pod kołki. Myślę, cała porcja, ponieważ wszystko w środku pracuje na 1.8V ... Dziękujemy!
To oznacza, że sygnał sieci nie będzie równej długości choć, więc to jakiś problem? Również używam rozwałkować PLL do bufora TI Zegar, który następnie wentylator się zarówno SDRAMs .. odległość wynosi około 1,5. "Czy to ok?