sdf adnotacji pytanie symulacji

[elvishbow_zhl]

HI, wszystkich po mojej syntezy, nie ma naruszenia czasu w projekcie. Potem się sdf i używać sdf_annotate () w netlist symulacji za pomocą ncverilog. Jeżeli projekt nie ma adnotacji sdf tyłu, wynik symulacji jest prawidłowe w inny sposób po dodaniu sdf_annotate z sdf, wynik jest nieprawidłowy. Co zrobić, gdy następnym razem? Dzięki ......

 

[rol73]

Twój sdf pochodzi z post-układ ekstrakcji pasożytnicze? Nie jest to zbyt dziwne, aby znaleźć niektóre naruszenia w finale po układ symulacji: możliwe tylko wskazówka jest bardziej wytrzymała, jak to możliwe swój proces sinthesys! Użyj kiedykolwiek ograniczenia czasowe gorszy niż potrzebne: desing więc będzie bardziej wydajny!

 

[AlexWan]

W swoim wstępną symulację, jeśli adnotacje plik SDF, wynik nie spełniają RTL symulacji. Twój może sprawdzić skrypt do syntezy. Może twój projekt nie może spełnić Twoje wymagania cyklu.

 

[lailiya]

porównać przebiegi przed i po sdf adnotacji, zwrócić większą uwagę na inition projektu. może sygnał resetu ma jakiś problem.

 

[always@smart]

[Quote = lailiya] porównać przebiegi przed i po sdf adnotacji, zwrócić większą uwagę na inition projektu. może sygnał resetu ma jakiś problem. [/quote] --------------------------------------- ------------------------------------ i zgadzam się z lailiya, czasem jest problem z reset asynchroniczny. czy problem czasu się na początku symulacji, zmienić zresetować czas, prawdopodobnie będzie działać. - Zawsze @ inteligentne

 

[sandusty]

Przed zakończeniu projektu, musisz przejść poziom symulacji bramy z sdf układ post. Oczywiście, PT może pomóc przyspieszyć weryfikację czasu. Możesz nie mieć czasu na re-syntezy wszystkich projektów ponownie. Należy spróbować na miejscu optymalizacji, eko, bufor rozmiaru, wstawianie bufor, ... w pierwszej kolejności.

 

[eexuke]

może narzędzie syntezy i narzędzia symulacji użycia innego algorytmu do obliczenia timing.So ma się naruszenia, drugi nie

 

[gerade]

[Quote = elvishbow_zhl] HI, wszystkich po mojej syntezy, nie ma naruszenia czasu w projekcie. Potem się sdf i używać sdf_annotate () w netlist symulacji za pomocą ncverilog. Jeżeli projekt nie ma adnotacji sdf tyłu, wynik symulacji jest prawidłowe w inny sposób po dodaniu sdf_annotate z sdf, wynik jest nieprawidłowy. Co zrobić, gdy następnym razem? Dzięki ......[/quote] zrobiłeś STA? czas kontroli jest bardziej szczegółowo i myślę, że jeśli nie ukończył układ, z powrotem adnotacji symulacji nie wydaje się konieczne.

 

[realtek]

Co masz na myśli "wynik jest niepoprawny" Gdzie jest twój sdf pochodzą z? Jeśli sdf pochodzą z pre-sim (run DC), to sdf jest więc to, co chcesz musisz dostał po układ sdf czy jest to post-layout sdf i co masz na myśli jest wzór Symulacja sprawdzić błąd Wystarczy śledzenia przebiegu (na poziomie bramy śladowych, polecam użyć Debussy) powinieneś być w stanie znaleźć naruszenia timeing w przebiegu dowiedzieć się, dlaczego tak się stało, zmodyfikować RTL lub .....

 

[qjlsy]

Zazwyczaj wejść (netlist & sdf) z post-symulacji z zaplecza wyniku układu. W backend układ, drzewo zegar i logiki skanowania zostanie wstawiony. Sdf z wynikiem układu jest dokładne. Jeśli wystarczy użyć wyjścia z dc, jak 1st synthsys szacuje (take wireload na przykład), wiele informacji nie jest poprawne. W tej sytuacji nawet porównać raport DC czasu i raport PT czasu, nie są one również całkowicie meczu.