Samouczek VHDL wyjaśniając syntezowalnych kod

[ramspoly]

Szukam jakiegoś tutoriala, który wyjaśnia, co składni w VHDL jest syntezowalnych do konkretnego bloku sprzętu. Na przykład, z-wybierz lub przypadku oświadczenie może być syntezowalnych do MUX i jeśli else syntezowalnych do MUX z priorytetów itp.

 

[Sckoarn]

ramspoly, Istnieje wiele rzeczy można znaleźć, wyszukując w sieci. http://www.xilinx.com/itp/xilinx10/books/docs/sim/sim.pdf Jest to tylko jeden z nich. Mam nadzieję, że pomaga niektórym. Sckoarn

 

[ckshivaram]

Myślę, że to jest to czego szukasz [url = http://esd.cs.ucr.edu/labs/tutorial/] Tutorial VHDL: Ucz się na przykład [/url] http://lslwww.epfl. ch / pages / nauczania / cours_lsl / sl_info / vhdl-tutorial.pdf [url = http://www.doulos.com/knowhow/vhdl_designers_guide/] Przewodnik VHDL Designer [/url]

 

[ramspoly]

Dziękuję

<span style="color: grey;"><span style="font-size: 10px">---------- postu dodana 05:12 ---------- Poprzedni post był na 05:11! - ---------</span></span>
dziękuję!

 

[alexan_e]

Sprawdź również [url = http://www.altium.com/files/learningguides/TR0115% 20VHDL 20Synthesis% 20Reference.pdf%] Reference Synteza VHDL [/url] [URL = "www.usna.edu/EE/ee462/ Podręczniki / vhdl_ref.pdf "] VHDL odniesienia obsługi [/URL] Alex

 

[dnk0904]

Mam zwyczaj, że korzystanie z VCOM-check_synthesis opcji w ModelSim. Myślę, że świetnym rozwiązaniem dla syntezowalnych kod